强上拉和强下拉反相器如何设计？

不错

请问大家，图片中的这个逻辑驱动电路所用的强上拉和强下拉反相器该如何设计呀？这是我第一次遇到这种类型的反相器

knowworlds

我对强上拉和强下拉的理解，就是强上拉P管数量比N管多很多倍，反之同理，强下拉就是N管数量比P管多很多倍。一般4倍我觉得就够算强了，再多可能也不合适

gtfei

以成熟工艺为例，PMOS和NMOS的驱动里差别大概在1/3~1/4之间，所以对一个上升下降沿比较均衡的反相器设计，一般得让PMOS的W/L是NMOS的3~4倍。
强上拉的反相器增大了上拉能力，即PMOS的W/L做得更大了，使得反相器的输出节点上升沿比下降沿更快。
强下拉的反相器增大了下拉能力，即NMOS的W/L做得更大了，使得反相器的输出节点下降沿比上升沿更快。
图中示意的例子看起来是为了快速的关断对应的输出管。
另外，对于常规IO设计，一般也这样做，常规IO输出级PMOS & NMOS尺寸更大，如果在翻转过程中，它两同时导通，瞬时电流太大消耗不必要的动态功耗，同时也产生大量热量。
另一种避免输出级同时导通的方式为NON-OVERLAP时钟，但是这种方式的版图面积不占优势，IO会被撑大。