|
马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。
您需要 登录 才可以下载或查看,没有账号?注册
x
个人整理的SNUG资料,按照专题整理,此部分为“DC综合/PR布局布线”部分,有些论文非常好,比如:
->A 2.1GHz ARM Cortex-A55 Implementation Flow for a Power Constrained Storage SoC
闪存存储设备在对功耗有严格限制的同时,需要高性能的嵌入式CPU。ARM Cortex A55 CPU 提供了非常出色的每毫瓦性能比,但由于其流水线架构,其最大频率受到限制。7nm FinFET 技术实现了漏电功耗的显著降低,但动态功耗仍然是一个重大挑战,尤其是在高频CPU的情况下。本文探讨了在台积电7nm FinFET Plus (TSMC 7FFP) 工艺技术中实现一个8核 ARM Cortex-A55 系列CPU集群的方法,以满足极高的运行频率需求。具体要求是使 CA55 核心运行在 2.1GHz 的频率下,同时三级缓存(L3 Cache)运行在 1.6GHz 的频率下。ICC2 Design Fusion 的功能以及各种综合和物理设计(PnR)设置在提升频率的同时,成功满足了动态功耗目标,从而优化了CPU性能。此外,设计实现流程中还大量使用了有用的时钟偏移(useful-skew)来完成时序收敛,这在分层时钟树综合(Hierarchical CTS)和多级时钟门控(clock-gating)方面带来了额外的挑战。ICC2 Design Fusion 结合基于并发时钟-数据(CCD)的布局和CTS,在满足CPU核心时序质量(QoR)方面发挥了重要作用。时序签核采用了3σ局部变化用于建立时序收敛,4.5σ用于保持时序收敛,这一过程颇具挑战性。而由于CCD流程带来的更紧密的时钟偏移,使得保持时序收敛得以顺利进行,且不会恶化建立时序的质量。设计实现方法包括使用动态IR降分析和仿真得出的实际向量来收紧最小/最大VDD窗口,从而实现动态功耗优化。这种方法不仅减少了后布线阶段与电源网格相关的迭代次数,还帮助分散了高活动因子的单元。总体而言,ICC2 实现过程中采用的各种技术使得在SSG PVT角下的时钟频率提高了11.5%,同时在FF VDD-max角下的动态功耗降低了21%。
->Best Practices Using Fusion Compiler to Achieve Best PPA for Arm Core Processer Implementation
随着消费类电子产品的不断发展,高性能和低功耗已成为片上系统(SoC)设计的主要挑战。此外,激烈的市场竞争还要求我们加快PPA(性能、功耗、面积)的收敛速度。传统的实现流程分为综合(Synthesis)、可测性设计(DFT)和物理设计(P&R)三个部分,这导致了繁琐的沟通和交接过程。这不仅不利于提高全流程的周转时间(TTR,Turnaround Time),也不利于PPA的快速收敛。
在本文中,我们介绍了一种使用Fusion Compiler成功实现的ARM核心处理器的设计流程,该设计基于台积电(TSMC)12nm FinFET工艺技术。通过一个完整的RTL到GDSII(RTL2GDS)流程,我们在6周内实现了流程收敛,并取得了显著的优化成果:芯片面积减少了27.6%,总功耗降低了12.64%。这一方法证明了通过集成化工具和优化流程可以显著提升设计效率和质量,同时满足高性能和低功耗的设计需求。
->Implementation Flow with Multi-bit Banking
Multi-bit banking是一种新兴的低功耗设计技术,具有以下优势:易于采用、对设计无特殊要求、易于实现,并且能够同时降低动态功耗和芯片面积。为了实现这一技术,优化的多位寄存器单元是必不可少的。在设计中,如果多个单比特寄存器由同一个时钟门控单元驱动,并且在物理位置上足够接近,Design Compiler 和 ICC 都可以将这些单比特寄存器替换为同类型的多位寄存器。这种物理感知的替换几乎不会对时序造成负面影响,相反,减少的时钟树负载还有助于时序收敛。
基于我们的研究,在正确的分组设置下,替换比率可以达到80%,这意味着动态功耗可降低近10%,拥塞情况得以改善,并且至少节省1.8%的芯片面积。本文详细描述了实现流程,并深入探讨了综合(Synthesis)、可测性设计(DFT)、物理设计(P&R)、等价性检查(Equivalence Check)等环节的解决方案。
|
-
-
A 2.1GHz ARM Cortex-A55 Implementation Flow for a Power Constrained Storage SoC.pdf
2.65 MB, 下载次数: 52
, 下载积分:
资产 -2 信元, 下载支出 2 信元
-
-
Best Practices for Low Power Implementations of Arm Cortex-A55 CPU Optimized wit.pdf
1.5 MB, 下载次数: 47
, 下载积分:
资产 -2 信元, 下载支出 2 信元
-
-
Best Practices Using Fusion Compiler to Achieve Best PPA for Arm Core Processer .pdf
953.27 KB, 下载次数: 48
, 下载积分:
资产 -2 信元, 下载支出 2 信元
-
-
DC-NXT-next-gen-synthesis.pdf
2.28 MB, 下载次数: 48
, 下载积分:
资产 -2 信元, 下载支出 2 信元
-
-
High-Performance, Energy-Efficient Implementation of the ARM Cortex-A72 Processo.pdf
7.08 MB, 下载次数: 46
, 下载积分:
资产 -3 信元, 下载支出 3 信元
-
-
Implementation Flow with Multi-bit Banking.pdf
580.48 KB, 下载次数: 48
, 下载积分:
资产 -2 信元, 下载支出 2 信元
-
-
Low Power Design Technique Using Multibit Register Mapping in DCG.pdf
531.54 KB, 下载次数: 51
, 下载积分:
资产 -2 信元, 下载支出 2 信元
-
-
POCV The Total OCV Solution from Synthesis,Implementation to Signoff.pdf
845.37 KB, 下载次数: 49
, 下载积分:
资产 -2 信元, 下载支出 2 信元
|