[讨论] 全芯片ESD静态检查方法和工具

发表于前天 22:10 | 显示全部楼层

zhangyang370281 发表于 2025-7-3 09:46
PERC Rule的问题在于版图要求较高，需要没有PG shorts，等检查时阶段都特别靠后了，且对于面积较大的芯片 ...

有很多检查，各block就可以做啊，不一定非要等TOP拼好了，才跑PERC，要在版图早期各阶段释放风险，最后TOP再看，基本就没啥问题

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