VCO谐振腔Q值和相位噪声问题

为EDA冲锋陷阵 · 发表于 2025-2-13 21:00:26

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想请教一下各位，VCO的相位噪声要怎么优化呢？
最近在仿真VCO的时候遇到了一些问题：
（1）利用sp仿真计算谐振腔的Q值（VCO两个输出端各接一个port）
微信图片_20250213205307.png

并利用图中的公式进行计算。仿真发现，变容管尺寸越大，Q值越低。每加入一个bit的开关电容，谐振腔Q值都会有所降低。
（2）带上交叉耦合MOS管进行仿真时（不带开关电容阵列）
微信图片_20250213205049.png

增大电感Q值和电感感值、增大MOS管的宽长比，相位噪声有所改善，但谐振频率也会降低（相位噪声大概-100dBc/Hz)左右，很低，不知道怎么改善
（3）在核心电路上加入开关电容阵列后，开关管全部打开时，相位噪声提升到-108？
加上开关电容后为什么相位噪声会变好呢？谐振腔Q值降低，按理说相位噪声不是会恶化吗？？
有没有大佬可以帮忙解答一下呀？

Godyu · 发表于 2025-2-15 16:12:42

相位噪声应该跟谐振频率相关性很高吧，低频的相位噪声就是会好的

hskgdh · 发表于 2025-2-25 10:20:39

接入电容阵列后谐振频率低了，频率低相位噪声好吧

sueccy · 发表于 2025-2-25 10:56:39

1.提高谐振腔Q值；2.让MOS处于饱和区 3. 提高tailnode阻抗

[求助] VCO谐振腔Q值和相位噪声问题

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