VCS门级仿真时找不到DC综合生成的clock gate单元

紫昂跑得很快 · 发表于 2025-1-8 23:16:17

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DC中不加clock gate综合得到的网表可以使用VCS进行门级仿真，在DC中添加clock gate之后综合的网表无法进行VCS仿真，报错是无法找到门控的模块。
求助大佬这个是什么原因？

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hacker888 · 发表于 2025-1-14 17:47:22

可能综合时没有执行change_name命令

nomore · 发表于 2025-1-14 21:02:23

Unresolved modules =>
应该是因为compile standard cell library不包含所使用的clock gating cell的造成

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