LDO的上电时间过长

长江头TM

在TSMC65nm下用3.3的管子做了一个外接1uF大电容的LDO，电路结构是这样。

LDO架构

EA

BUFFER

电路的其他性能如稳定性，PSR和负载瞬态响应等都没有问题，但在做上电仿真的时候发现需要很长的时间才能稳定。
单独做EA的上电是没有问题的，可以很快稳定，但是LDO仿真结果显示EA的输出没有成功建立。

感觉是电路设计出问题了，不是寄生的原因。
不知道有没有大佬见过类似的问题，求助求助。

长江头TM

自己顶一下，想到BGR会有启动问题，没想到LDO会出现这样的问题，有点无从下手，希望大佬们不吝赐教

youngabin

看下testbeach?输出怎么会出现负的，接了理想电流源嘛？看上去起来的不慢只是前面很长一段异常

长江头TM

youngabin 发表于 2024-12-11 18:27
看下testbeach?输出怎么会出现负的，接了理想电流源嘛？看上去起来的不慢只是前面很长一段异常 ...

您好，testbench是这样，负载是20mA的理想电流源idc，VDD是这样给的

ol0930

如果这个上电的时间太长，
那你预期的上电时间是多少？

是不是因为上电过程中，一直有个20mA的负载接着，所以上电速度变慢了。

youngabin

长江头TM 发表于 2024-12-11 19:04
您好，testbench是这样，负载是20mA的理想电流源idc，VDD是这样给的

上电之后再给负载，比如设置1ms之后再给负载，因为一般都会有VDD检测，检测到VDD到一个合理电压之后才能带载。还有负载不要直接接理想电流源可以用电流镜加理想电流源或者开关加电阻。这样不会出现负电压比较符合实际。

CCHENGW

输出接个电阻，不能接idc，阻抗无穷大，vout都负一百伏了；
电路没看到补偿，全负载范围能稳定吗

长江头TM

ol0930 发表于 2024-12-11 23:18
如果这个上电的时间太长，
那你预期的上电时间是多少？

感谢您的回答，我修改了testbench，换成了开关＋电阻的负载形式，并且在上电完成后再把负载加进去，出来的启动波形是正常的了。
对于上电时间我参考的是实验室之前的仿真结果，大概100us，我现在的电路也差不多是100us。
但是我看到了另一个LDO的仿真报告显示他的LDO上电时间只需要5us，那个LDO的架构和我的也一样，所以很奇怪，问下您觉得这个正常吗？

长江头TM

youngabin 发表于 2024-12-12 09:01
上电之后再给负载，比如设置1ms之后再给负载，因为一般都会有VDD检测，检测到VDD到一个合理电压之后才能 ...

感谢您的回复，我按照您的建议改了testbench，如下图所示，用的是开关加一个电阻的形式。

确实解决了之前负电压的问题，启动时间大概在100us
但是我发现一个新问题，我的输出电压是2.5V，之前为了扫描1-20mA的全负载范围，我设置的电阻值为“2.5/Iload”，这样设置是可以扫描的。但是在电阻上加一个开关后发现扫描不了了，开关的设置是高电平时开关闭合，仿真看负载电阻上的电压波形也没问题。

您觉得我这种扫描全负载范围的办法正确吗？加了开关后无法扫描的原因是什么呢？我也还在继续研究，感谢您的回答！

长江头TM

CCHENGW 发表于 2024-12-12 10:28
输出接个电阻，不能接idc，阻抗无穷大，vout都负一百伏了；
电路没看到补偿，全负载范围能稳定吗 ...

按照您的建议修改了testbench，确实解决了之前的问题，LDO启动时间在100us左右。
现在的电路在全负载范围内的相位裕度都是大于60°的，但是环路增益在某些负载下很低，我应该还要改，后续会加补偿。
想再叨扰您几个问题：
1. 对于这种架构的LDO，补偿的方法除了减小EA输出电阻，优化BUFFER中的尺寸外还有什么呢？
2. 我的环路增益在某些负载下只有20dB，使得LDO的输出偏差较大，我现在的想法是增大EA的增益，不知道还有什么好办法？
感谢您的回复！