电压DAC 仿真设置？

阿波次德

两个问题：
1. 应该采用DC仿真还是Tran 仿真？发现dnl inl的结果不同，tran仿真差很多，并且tran仿真有很多spectre warning
2. 仿真时，DAC的输入code怎么设置？目前采用理想ADC去做，用于tran仿真时会存在warning。警告和代码如下，麻烦帮忙看一下verilogA的问题

warning：lte tolerance was temporarily relaxed to step over a discontinuity
warning：Detected possible convergence difficulties which might be related to Verilog-A models. Use the command-line option '-ahdllint=warn' to check the Verilog-A modeling issues.
verilog-A代码：

阿波次德

verilog代码如下

shutiantian

仿真DNL和INL的时候使用dc仿真，如果没有不收敛的问题dc更快，输入直接用多bit的数字信号(cfgbit)，设成变量，dc扫描从0扫到最大code。然后用计算器或者导出用matlab计算。仿真SFDR的时候，用ADC采sin，跑tran。

超级人机

shutiantian 发表于 2025-2-24 16:14
仿真DNL和INL的时候使用dc仿真，如果没有不收敛的问题dc更快，输入直接用多bit的数字信号(cfgbit)，设成变 ...

请问一下，我用dc扫描code的时候仿真得到的dnl很差，但是用tran仿真时结果就还好，这可能是什么原因造成的

shutiantian

超级人机 发表于 2025-3-5 17:45
请问一下，我用dc扫描code的时候仿真得到的dnl很差，但是用tran仿真时结果就还好，这可能是什么原因造成 ...

dc有没有报收敛的问题？你检查一下初始点，是不是管子的工作点不对了

超级人机

shutiantian 发表于 2025-3-6 10:04
dc有没有报收敛的问题？你检查一下初始点，是不是管子的工作点不对了

感谢您，已经解决了，是仿真精度设置的有问题

超级人机

shutiantian 发表于 2025-2-24 16:14
仿真DNL和INL的时候使用dc仿真，如果没有不收敛的问题dc更快，输入直接用多bit的数字信号(cfgbit)，设成变 ...

您好，我想再请问一下。我现在做了个16位的DAC，改了精度之后（reltol改到了1e-5）发现dc仿真的结果变得很好，dnl都在0.2之内，但是tran仿真的dnl很差，很多code都超过0.8了，请问为什么会这样，是tran仿真设置的精度还是不够吗，还是什么原因，我应该以dc仿真的为主，还是tran仿真呢。感谢

shutiantian

超级人机 发表于 2025-3-12 12:01
您好，我想再请问一下。我现在做了个16位的DAC，改了精度之后（reltol改到了1e-5）发现dc仿真的结果变得 ...

跑tran采的点稳定了吗，有没有采到毛刺？它俩算法不一样，如果采到的是稳定的点，看tran更准。

超级人机

shutiantian 发表于 2025-3-13 16:32
跑tran采的点稳定了吗，有没有采到毛刺？它俩算法不一样，如果采到的是稳定的点，看tran更准。
...

采的点是稳定的，现在感觉可能是开关电荷注入之类的问题，感谢感谢