SAR逻辑仿真问题

feiby0126 · 发表于 2024-12-4 14:59:31

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本人正在用VerilogA搭建理想SAR ADC，不过目前在SAR逻辑这个模块仿真时遇到了问题

电路图如下图所示，但d5-d0输出恒为0，不知道是什么原因导致的（set,reset均高电平有效，clk上升沿触发）

feiby0126 · 发表于 2024-12-4 17:28:03

少连了一根线，改正之后仍有问题

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