关于全差分运放的建立时间的问题

Cx_1221

目前在负责一个全差分运放的设计。要求建立精度为0.1%，建立时间小于20nS。根据建立精度以及建立时间的要求，带宽需要做到150M左右。增益80dB。

因此采用两级全差分运放。补偿使用经典的密勒补偿。cascode补偿固然好，但是还不太熟悉。
目前遇到几个问题，希望各位小伙伴可以帮忙看看
1、看过很多资料，提到共模反馈的带宽需要大于运放闭环的带宽，目的是在运放输出共模发生变化时，CMFB可以快速响应，调整节点电压；但是我有个工程师说闭环的带宽需要比共模反馈的带宽大？？？有点不太理解。因此想请问哪一种是对的，目前我自己做的是共模反馈的带宽较大；

2、关于闭环的反馈电阻的选取，我此次选择的反馈电阻为3.2K，较小。是出于积分噪声的考虑，目前反馈电阻的积分噪声占比为40%，若继续增加阻值，噪声较难调整；但是遇到另外一个问题，由于输入共模为0.55，输出共模为1.1V；由于反馈电阻过小，导致反馈电阻上面的电流较大，是否会对前级电路造成什么影响？

3、目前建立时间，noise都满足要求了。但是由于在设计阶段，负载挂的是理想4pF的电容；但是接上实际负载以后，发现建立时间大大增加。后面尝试查看不同节点的建立时间，发现采样保持模块就将近多了20nS，而设计求是从的全差分运放、经过采样保持模块总共只能花20ns，目前运放的建立时间已经控制在10ns左右，即使我运放的建立时间优化到0，但仿真数据表明S/H模块依然会超过20ns；由于采样保持模块建立时间较长，后将采样开关换成理想开关，建立时间有所改善，但是部分corner变化依然较大；也就是说，即使开关理想建立时间也无法满足要求；因此尝试改变S/H的结构，不知道各位朋友是否有推荐的，谢谢！
4、另外即使换成理想开关，导通电阻选择200欧姆，建立时间差别依然较大，这是什么原因导致的呢。

以上问题请各位小伙伴可以帮忙指导一下，谢谢。后续我会写一篇关于全差分运放的设计以及仿真方法。

S/H为实际开关的ST

理想开关

闭环稳定性波特图

八脚蜘蛛

试试瞬态仿真看看曲线如何？小信号稳定性仿真只能知道预先设定的直流工作点附近的电路特性，可能离直流工作点比较远的时候stb仿真的参考意义会变小。

Cx_1221

八脚蜘蛛 发表于 2024-12-2 21:08
试试瞬态仿真看看曲线如何？小信号稳定性仿真只能知道预先设定的直流工作点附近的电路特性，可能离直流工作 ...

你好，这个方法有尝试的