顶层RDL金属作为地布满整个芯片是否需要打slot？

doghead · 发表于 2024-11-2 11:37:43

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例如65nm工艺提供1p9m+1RDL，DRC规则中只对除RDL外的9层铜作solid metal的大小要求，对RDL则要多大就可以多大。非顶层金属不打slot会影响介质层厚度和仿真测试一致性，想请教各位专家，对于顶层金属打slot的考虑是如何呢？在一些使用了RDL的paper版图中有的会挖很长的slot，而有的则一点slot都没有，这些处理会对芯片造成哪些影响？期待与各位专家一起讨论交流

zhouyang2018 · 发表于 2024-11-2 14:55:14

这是你们的特殊设计的process吗？按照你这么描述，RDL应该用在PAD上的，不大可能全片都铺，65nm要用cu的顶层（t2m1 ,t4M2）来做内部连线

zhouyang2018 · 发表于 2024-11-2 15:02:12

RDL用在PAD上，应该不能全片都铺，可以看下DRC里面有RDL面积的rule

Quinn714 · 发表于 2024-11-2 16:54:37

需要和封装fab那边沟通确定，他们会提供相关的建议，一般会有slot的要求，具体检查看封装要求，如果芯片制造和封装都在一个fab做，会提供相关的rule检查，如果封装是单独的，就得自己根据要求写rule了

doghead · 发表于 2024-11-2 21:45:19

zhouyang2018 发表于 2024-11-2 15:02
RDL用在PAD上，应该不能全片都铺，可以看下DRC里面有RDL面积的rule

感谢回复，我重新检查了一下DRC规则，发现里面对密度的要求为0.1<density<0.7，对大小的要求为非pad区域需要<35um，我提问的时候自己只在版图试了一个30*30的区域，确实没有报DRC错误

doghead · 发表于 2024-11-2 21:47:33

Quinn714 发表于 2024-11-2 16:54
需要和封装fab那边沟通确定，他们会提供相关的建议，一般会有slot的要求，具体检查看封装要求，如果芯片制 ...

感谢回复，对于wirebond，内部互连线的RDL层应该是不会影响封装，我看许多的版图似乎是将RDL作为厚地墙来使用，这种设计是出于什么考虑呢

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