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[原创] Day1:尝试记录学习PLL的过程

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发表于 昨天 21:04 | 显示全部楼层 |阅读模式

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从接触PLL整个模块到现在大概也有将近半年时间,仅仅只是了解了手算传递函数的方法,希望自己能够坚持下来,并且通过一个平台总结每日所学习的内容,因此发帖慢慢记录给自己看,希望版主大大不要不给通过或者删掉就行!!!!

今日大致理解了老板给的思路,因为没有课题的原因,找了一个市面上大厂的芯片,开始阅读它的性能参数指标,并且将该芯片的性能指标试图利用我的电路结构做出来,当然在确定了系统指标后就是系统建模与仿真,属于一个自己准备开发学习的课题,也是自己的大论文了。
该芯片涉及到了32-bit的DSM,因此接下来的工作会围绕DSM的设计去展开,因为PFD以及CP的电路结构接触的7788,遇到的问题也有挺多,但是通过仿真器以及电路结构基本优化了,所以先从DSM的学习开始,然后应该是根据系统架构选择VCO的结构,目前根据频率要求7.5G-15G来看应该是采用LC结构比较好,因此先从DSM开始学习。

今日所了解概念:ADC的采样过程,由滤波、采样、量化、编码组成;过采样率的公式表达式:采样频率/2*环路带宽频率;信噪比的公式:6.02+1.76*Bit(其实一直记得这个公式但是忘了为什么);量化噪声的表达式:量化误差的平方/12*过采样率(纯纯记住的公式);了解了2阶DSM与1阶DSM跟3阶DSM相比的好处(但是感觉上自己的电路结构还是会选择3阶DSM)

今日电路仿真:2阶轨对轨运放的设计:68dB的开环增益、100+M的GBW、55左右的PM、轨对轨的输入与输出摆幅(算是比较满意的性能指标);但是对于轨对轨结构的跨导不匹配的仿真还没有做,不知道在采用新的CP后,这个运放的参数是否还需要优化跟调整。
发表于 3 小时前 | 显示全部楼层
能先介绍一下,每个模块的运放,如何定义GBW和开环增益的指标,是根据什么来定义这个特性么?比如CP模块,是不是GBW需要大于参考时钟的频率,又比如VCO,你GBW如何设计能超过VCO的输出频率呢?
发表于 2 小时前 | 显示全部楼层
支持更新
 楼主| 发表于 1 小时前 | 显示全部楼层


zhangyp 发表于 2024-10-31 08:05
能先介绍一下,每个模块的运放,如何定义GBW和开环增益的指标,是根据什么来定义这个特性么?比如CP模块, ...


原先是根据前辈做的电路定的GBW跟增益指标,目标是在我现有老旧工艺的前提下比前辈电路的运放有所优化,前辈用的65nm工艺,我用的是180nm工艺。
然后在尽可能保持运放模块功耗一致的前提下,我的一级运放增益做的比前辈做的高差不多20dB,但是相应的GBW100M左右,但是由于180nm工艺的原因,我的参考信号也没办法做到前辈电路中的那么高,所以相应的,我自己做的运放GBW可以相对来说低一点,但是肯定满足系统环路带宽的要求,也就是你提到的CP模块需要大于参考的时钟频率这个问题是基本满足的。

最后这个疑问就是GBW设计超过VCO的输出频率,这一点我没有考虑过,但是我打算做一个7-15GHz调频的VCO,因此想设计这样一个运放肯定没必要,完全可以先用CML分频让频率降下来,然后再用数字模块分频之后输入到我的CP模块就行,只不过我现在对于VCO的研究颇浅,仅仅只是会仿,对于这么宽调频范围的VCO还没有接触,在找电路学习。
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