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moonlight_star · 发表于 2024-10-26 10:38:58

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本帖最后由 moonlight_star 于 2024-10-26 10:48 编辑

如题所示

（请看图片问题描述1）我就改动了下Verilog写的function，保存更新了下，这个就不再出图了，请问各位高手估计是哪里出问题了呀，指点指点

谢谢大伙

二编：

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这几个也都save了

户下之羽 · 发表于 2024-10-29 15:56:49

同问，遇到了一样的问题，加了个数字模块进行AMS仿真，全局定义数字高电平对应模拟电压1.5V，为什么会出问题呢，无法plot出某些端口的波形

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