Cadence schematic中能否创建总线数组？

Neon! · 发表于 2024-10-7 19:19:40

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已知在Cadence virtuoso的schematic中，我们可以通过Expand bus names来把一个宽度为64的总线，如name为A<63:0>的总线，变成A<63>,A<62>,.....,A<0>这64条宽度为1的线来分别命名；如果我们要分别命名的64条宽度都为4，即总线为64x4的二维数组，那么我们该怎么操作？能否类似verilog里面创建类似inpit wire [3:0] data_bus[63:0]这样的二维数组？

acrofoxAgain · 发表于 2024-10-7 19:48:22

貌似不可以。Verilog中也不支持 input wire [3:0] data_bus[63:0] 所说明的 data_bus 进行位选取吧？
可以直接创建成 256 位宽的总线，或者创建4个名字不同的64位宽总线。

Neon! · 发表于 2024-10-7 20:19:58

acrofoxAgain 发表于 2024-10-7 19:48
貌似不可以。Verilog中也不支持 input wire [3:0] data_bus[63:0] 所说明的 data_bus 进行位选取吧？
可以 ...

我在verilog里写data memory 或者 instruction memory时候用过 reg [31:0] DATA_MEM [0:127] 和 reg [31:0] INSTR_MEM [0:127] 这样的写法，verilog应该是支持二维数组的吧。现在是用Cadence 做存储器电路，涉及到大规模的控制线/数据线，想询问有没有类似的方法来声明一个总线，以及对子总线用Expand bus names的方式进行标注

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