关于signaltap数据输入异常

小螺号 · 发表于 2024-9-25 16:41:49

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前面用FPGA进行验证功能完全正确，能够循环进行采样，cs功能也是正常的（根据rdy和rd_end信号进行控制）
后续用FPGA测试芯片，cs逐渐变得抽象，前面几个周期还是可以正常采到数据，到了一定数量直接拉低/高，完了保持不变。
两次测试代码几乎完全一致，差别在是否用了芯片，rdy由芯片输出，rd_end也是根据芯片输出的相关信息进行控制。
问问兄弟们这个是什么地方出现了问题
图1：代码测试正常

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图2：芯片测试异常

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图3：cs信号输入异常

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[求助] 关于signaltap数据输入异常

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