关于VerilogA的一个问题

NightAurora · 发表于 2024-9-25 13:54:54

我想写一个两端器件的verilog-A，初始电阻为100k,两端电压差高于1.5V时可以设置器件电阻.

输入1.5-2V的电压时器件被设置为1k欧姆，输入2-3V的电压时器件被设置为2k欧姆，输入高于3V的电压时器件被设置为3k欧姆。
设置完成后的电阻可以保持，并可以用低于1.5V的电压读取。

但是，我给一个3V以上的设置电压时，输出的阻值不对。求大佬们帮忙解答一下这个到底哪出来问题

zt_ic222 · 发表于 2024-11-14 19:30:16

我不太清楚是不是这个问题，你再设一个中间量给I，不要在“<+"语句里运算试试

zixin1hao · 发表于 2024-11-14 20:08:36

控制电压的跳变有多快？有可能是仿真器在电压 3V-->0.1V跳变的时候插入了若干个计算点，导致实际上并不是从3V-->0.1V突变的，比如如果中间插入了一个1.8V的计算点，那就导致电阻回到1K了

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