[求助] 关于VerilogA的一个问题

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NightAurora

发表于 2024-9-25 13:54:54 | 显示全部楼层 |阅读模式

100资产

我想写一个两端器件的verilog-A，初始电阻为100k,两端电压差高于1.5V时可以设置器件电阻.

输入1.5-2V的电压时器件被设置为1k欧姆，输入2-3V的电压时器件被设置为2k欧姆，输入高于3V的电压时器件被设置为3k欧姆。
设置完成后的电阻可以保持，并可以用低于1.5V的电压读取。

但是，我给一个3V以上的设置电压时，输出的阻值不对。求大佬们帮忙解答一下这个到底哪出来问题

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