关于SAR ADC的CDAC offset

huhudama

                               
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最近在做10bit的SAR ADC，在系统级联后发现在采样开关hold阶段到第一次比较器比较器件，CDAC的上级板电压会有一个很大的offset，大概十几mv的样子。
想请教各位这个offset主要是因为比较器的栅电容sharing电荷导致的吗？还是其他什么机制？（or kickback noise?)通常如何解决？
另外仿真观察差分两边的offset并不相同，一个十几mv,一个大概几mv,这个是和两侧的切换方向不同导致的offset不同吗？同样，两侧向Vcm切换的过程中也存在略微的不同，放电端的权重会略高于上电端。



感谢好心人可以答疑~~~

huhudama

另外仿真出这个offset的大小与采样电压值的大小相关，呈现正相关的趋势。

shanglingli

请问问题解决了吗？最近也遇到了这个问题

huhudama

shanglingli 发表于 2024-9-24 19:40
请问问题解决了吗？最近也遇到了这个问题

暂时没有，我目前是记录下这个offset,通过DAC还原的时候修正这个offset,但确实略有点影响enob,不知道大佬们会不会遇到这个问题，没有太多的paper讨论CDAC建立精度的问题，都是会跳到校准这一块来做。但是DSP这一块实在不是很在行，还是希望模拟方式可以修正一些误差。

shanglingli

huhudama 发表于 2024-9-24 22:31
暂时没有，我目前是记录下这个offset,通过DAC还原的时候修正这个offset,但确实略有点影响enob,不知道大佬 ...

嗯呢谢谢，最近在做一个十位的SAR ADC，仿真出来的有效位数只有7.4位，我用直流电平仿真发现下极板的电压存在偏差，我怀疑是这里出现了问题。另外问一下，对于下极板采样，传统开关时序的SAR ADC，其中一般有符号位，最后看有效位数的话是直接输出到标准的DAC里面吗？（不带符号位）对于带符号位的十位ADC，它的最高有效位数是不是九位？

huhudama

shanglingli 发表于 2024-9-27 09:37
嗯呢谢谢，最近在做一个十位的SAR ADC，仿真出来的有效位数只有7.4位，我用直流电平仿真发现下极板的电压 ...

有换成理想CAP去仿过功能吗？功能正确的情况下可能是实际cap的非理想特性导致的。关于带符号位的bit，需要你提供一下切换的思路。以通常来看，我觉得仍为10bit。你可以蹲蹲大佬们的看法。另外你的7.4bit是在奈奎斯特频率附近测的还是在低频下测的？

huhudama

shanglingli 发表于 2024-9-27 09:37
嗯呢谢谢，最近在做一个十位的SAR ADC，仿真出来的有效位数只有7.4位，我用直流电平仿真发现下极板的电压 ...

参考电压多少？下级板的偏差值呢？

shanglingli

参考电压是1.8V，下极板的偏差大概在5mV左右，用理想电容进行仿真偏差变化不大，但是fft没有进行仿真过。切换的大体思路就是猜一移一的过程；采样频率大概在38.4K，输入信号的频率为2.55K

huhudama

shanglingli 发表于 2024-9-29 19:08
参考电压是1.8V，下极板的偏差大概在5mV左右，用理想电容进行仿真偏差变化不大，但是fft没有进行仿真过。切 ...

每个bit都存在这么大的偏差吗，还是主要存在在MSB。有没有考虑过接下级板的开关的驱动能力。