SAR ADC的后仿性能从9.7bit下降到5.2bit

RedHe · 发表于 2024-9-14 10:51:24

最近完成了一个sar adc的版图设计，前仿还能达到9.7bit的有效位数，但是后仿（提取了R+C）性能直接下降到5.2bit。为了验证是什么寄生影响了性能，分别单独提取了R和CC+C进行后仿，结果发现寄生电容的问题。由于我是上级版采样的，于是我在寄生电容中找到了上级版对一个在calibre中命名为0的端口（我猜测是衬底）的电容，我删除了正负输入端的这个电容后再进行后仿，发现有效位数就能提升到9.4bit了。想问一下如果真的是上级版对沉底的寄生影响了我的性能，有什么方法可以优化呢

이지은 · 发表于 2024-9-14 10:51:25

mim底下低层接地

lalala2018 · 发表于 2024-9-14 15:21:48

对衬底的寄生不会影响线性度的但是会产生gain error

RedHe · 发表于 2024-9-14 15:43:35

lalala2018 发表于 2024-9-14 15:21
对衬底的寄生不会影响线性度的但是会产生gain error

但是我删除了一个寄生电容之后我的有效位数就提升到正常水平了喔

RedHe · 发表于 2024-9-14 15:44:27

이지은 发表于 2024-9-14 14:30
mim底下低层接地

可以具体一点说明吗，不太能理解

RedHe · 发表于 2024-9-14 15:49:31

这是我在calibre中删除的两个寄生电容，VP VN是我的上级板

登录/注册后可看大图

开睡 · 发表于 2024-9-14 18:46:33

看看你的消息啊hxd

onlyzjj · 发表于 2024-9-18 11:33:03

通过你的描述，暂时只能给你下面两点的建议
1. 像楼上说的，这个寄生电容只会影响gain error，你有效位数的问题，不一定是这个电容带来的
2.多了这个寄生电容，计算量会大不少，首先你的仿真精度要用高精度，不能用L，至少要用M
3.你看看你LPE仿真，settling有没有问题

RedHe · 发表于 2024-9-21 16:02:47

onlyzjj 发表于 2024-9-18 11:33
通过你的描述，暂时只能给你下面两点的建议
1. 像楼上说的，这个寄生电容只会影响gain error，你有效位数的 ...

我想问一下，这个0端口是衬底吗，还是其他什么地方

onlyzjj · 发表于 2024-9-23 09:50:30

RedHe 发表于 2024-9-21 16:02
我想问一下，这个0端口是衬底吗，还是其他什么地方

对的，是衬底

[求助] SAR ADC的后仿性能从9.7bit下降到5.2bit

最佳答案

站长推荐 /1