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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 资料共享 › 关于mos模型问题
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查看: 928|回复: 3

[求助] 关于mos模型问题

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Zzzaa
发表于 2024-9-2 17:08:32 | 显示全部楼层 |阅读模式

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请教大家，仿真时看到反相器，输入为0时，VDD在缓慢上电，这时输出等于VDD。从原理上这时|VGSp|<|Vthp|,|VGSn|=0<|Vthn|,n管p管处于截止，为什么这时输出会更随VDD呢？是因为mos管模型建立的问题吗？还是实际上它就是这样工作的呢？谢谢大家
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Zzzaa
 楼主| 发表于 2024-9-2 17:09:54 | 显示全部楼层
菜菜顶顶
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poihero
发表于 2024-9-2 17:37:31 | 显示全部楼层
"|VGSp|<|Vthp|,|VGSn|=0<|Vthn|,n管p管处于截止" 实际上所谓的截至，并不是电阻就是无穷大，当vgs<vth 之后，vgs每下降100mv左右，Ron减少为1/10， 所以跟随VDD的原因就是PMOS的Ron<<NMOS的Ron。
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Zzzaa
 楼主| 发表于 2024-9-3 09:13:03 | 显示全部楼层


poihero 发表于 2024-9-2 17:37
"|VGSp|


感谢大佬
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