动态比较器后面接RS锁存器的时候，比较器会比较错误，这是为什么？

lxyncutstu · 发表于 2024-9-2 10:10:28

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这是我用的动态比较器和RE锁存器：

或非门组成的RS锁存器

或非门

完整的仿真

；后面不接为了保持数据的RS锁存器的仿真结果是：

不加RS锁存的仿真结果

；如果接了RS锁存器再去仿真：

加了RS锁存的仿真结果

；大佬们，这个问题出在哪里，会不会是RS锁存器预先存在的Q和Qn影响到了X和Y点的充电，那应该怎么解决呢？

hehuachangkai · 发表于 2024-9-2 11:01:21

比较器上下P/NMOS都接了CLK所致

hsly · 发表于 2024-9-3 15:51:07

本帖最后由 hsly 于 2024-9-3 15:54 编辑

目前就两个猜测：1、图中的vdc器件VOS存了一个不为零的值；2、第二级的kickback引起，尝试在XY点加一点电容减小第二级kickback对第一级比较的影响，这个过程中保证比较器输入管的gmoverid

lxyncutstu · 发表于 2024-9-3 17:15:28

hsly 发表于 2024-9-3 15:51
目前就两个猜测：1、图中的vdc器件VOS存了一个不为零的值；2、第二级的kickback引起，尝试在XY点加一点电容 ...

VOS的值设的0，老师，为啥在X和Y加电容可以减小回踢呢？是在x和y之间放还是接地放？

hehuachangkai · 发表于 2024-9-4 10:35:57

你上边那个PMOS可能有点不够强，限制了带宽。试试低频可以不，再去掉RS LATCH 在CMP out加个100fF的CL试试

feiby0126 · 发表于 2024-11-18 17:37:39

想问一下楼主输出结果VOUTP和VOUTN分别有个上升沿和下降沿，这是什么导致的呀

lxyncutstu · 发表于 2024-11-18 19:17:32

feiby0126 发表于 2024-11-18 17:37
想问一下楼主输出结果VOUTP和VOUTN分别有个上升沿和下降沿，这是什么导致的呀 ...

貌似是锁存器在初始的输出并不是高电平或低电平，是处在中间范围，比较器复位后，RS锁存的输出就会变得正常的

知足y · 发表于 2024-11-18 19:48:10

学习一下

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