stil2verilog lic 问题

gyh5ky · 发表于 2024-8-29 14:52:34

本帖最后由 gyh5ky 于 2024-8-29 16:06 编辑

可以启动tmax，但是执行write_testbench或者在terminal执行stil2verilog的时候，有如下错误

登录/注册后可看大图

测试了多个txs版本，相同错误，感觉是lic的问题（scl_keygen生成，Test-Validate也可以使用lmstat查到），但是使用其他$家工具没有问题。求助！

bhlu · 发表于 2024-8-29 14:52:35

试了，可以用

bhlu · 发表于 2024-8-29 15:43:43

test文件发下，我试下

gyh5ky · 发表于 2024-8-29 16:08:08

bhlu 发表于 2024-8-29 15:43
test文件发下，我试下

请使用附件测试，软件能获得lic即可，谢谢

bhlu · 发表于 2024-8-29 18:02:20

看了下lic日志，是这两个 Test-Validate Test-Compile

gyh5ky · 发表于 2024-8-29 18:04:49

bhlu 发表于 2024-8-29 17:35
试了，可以用

gyh5ky · 发表于 2024-8-29 19:10:28

bhlu 发表于 2024-8-29 18:02
看了下lic日志，是这两个 Test-Validate Test-Compile

gyh5ky · 发表于 2024-8-29 19:16:57

bhlu 发表于 2024-8-29 18:02
看了下lic日志，是这两个 Test-Validate Test-Compile

gyh5ky · 发表于 2024-8-29 19:26:15

有这两个Feature，不知道软件为什么读不到。。。

bhlu · 发表于 2024-8-29 20:32:44

scl换个旧的版本

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