版图提参的时候，怎么让某个子电路不提出寄生参数，生成dspf文件后仿？

Quinn714 · 发表于 2024-8-16 11:08:26

onlyzjj 发表于 2024-8-16 10:05
你没明白我的意思

他的意思大概是让你把这个不需要提寄生的在主网表box掉，然后其他模块提包含寄生的网表，这个box的模块再提一个不含rc的网表，然后再include到主网表，大概这样理解，理解不到的地方抱歉哈

onlyzjj · 发表于 2024-8-16 11:47:25

wx148520 发表于 2024-8-16 11:04
pex的图形界面include这个命令PEX Extract Exclude [LAYOUTNAME] [SOURCENAME]
楼下说的hcell和xcel也是 ...

是不是要命令+gate level才行

onlyzjj · 发表于 2024-8-16 16:30:52

gate level + 如图片所示可以生成hcell文件和Xcell文件（决定你要屏蔽的子模块，两文件格式一样的），PEX生成的DSPF文件会不提子模块的RC，在DSPF文件的最后，会include子模块的前仿网表

onlyzjj · 发表于 2024-8-16 16:33:13

wx148520 发表于 2024-8-16 11:08
他的意思大概是让你把这个不需要提寄生的在主网表box掉，然后其他模块提包含寄生的网表，这个box的模块再 ...

很感谢你的回复，但是2楼比你速度快一点

小黄在线 · 发表于 2024-8-16 20:28:45

有没有lvs设置的，屏蔽某个子电路不提出寄生参数，主要用lvs提参较多

onlyzjj · 发表于 2024-8-19 10:11:04

小黄在线发表于 2024-8-16 20:28
有没有lvs设置的，屏蔽某个子电路不提出寄生参数，主要用lvs提参较多

LVS设置里有hcell，你试试，可以屏蔽子电路做LVS检查。但是如果要屏蔽提取寄生参数，还是要设置PEX的。我用的calibre lvs pex的flow

[求助] 版图提参的时候，怎么让某个子电路不提出寄生参数，生成dspf文件后仿？