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你要先看一下: MP, MS的source 端有沒有正確lock起來,
另外這個電路不讓opamp V+, V-電壓連續的話resettling 會讓spec. 很難接受,
比如說:
上橋MP導通 左邊opamp V-那個點是拉到接近VDD, feedback loop 也會去把V+拉到同樣的電位,
但當上橋MP關斷左邊那個點會介於 -0.7 (body diode conduct) 跟 0之間, 基本上就是接近0,
那這個loop會使得opamp output 拉到接近VDD 迫使VR往下, 但一定鎖不到0左右, 這時候Vout會是一個很大的 ...