为什么在ADC的设计中，采用电容分裂的方式可以加快DAC的建立速度啊

youngyq

如题：为什么在ADC的设计中，采用电容分裂的方式可以加快DAC的建立速度啊？

模拟电路初学者

如你的图所示，如果不分裂，那么需要三个电平，VREFP  VREFN VCM，且电容大小是C；也就是在切换过程中，电容的电压由VCM跳变到VREFP或者VREFN；驱动C//Cp的电容；开关的导通阻抗认为是Ron;若建立过程符合e指数，那时间常量为Ron(C//Cp)
第二种方式省去了VCM；需要两个电平VREFP VREFN 电容变成了C/2；切换过程中，电容的电压由VREFP跳到VREFN ，驱动C//Cp的电容;开关的导通阻抗认为是Ron/4；
认为驱动C/2的开关导通电阻是Ron/2；两个并联，认为是Ron/4；
跳变的电压都是一致的；

如上分析，是否可认为本质上是因为驱动开关的导通阻抗减小了，所以建立快了

20231725

模拟电路初学者 发表于 2024-7-22 14:08
如你的图所示，如果不分裂，那么需要三个电平，VREFP  VREFN VCM，且电容大小是C；也就是在切换过程中，电 ...

为什么导通电阻会被认为ron除以4呢，例如VCM切换到VREFP，两个电容一个接VREFP的不变，一个接VREFN的变为接入VREFP，也就是说只给一半的电容充电就可以，但是充电的幅度会由原来的VCM变为VREFP。所以不明白导通电阻如何让改变的。

20231725

模拟电路初学者 发表于 2024-7-22 14:08
如你的图所示，如果不分裂，那么需要三个电平，VREFP  VREFN VCM，且电容大小是C；也就是在切换过程中，电 ...

所以加快不应该是收到电容减小的影响吗

模拟电路初学者

20231725 发表于 2024-11-20 16:34
所以加快不应该是收到电容减小的影响吗

抱歉，我似乎也写错了，驱动C/2的开关电阻应该为2Ron,两个并联应该是Ron  ,最终的时间常数还是Ron*(C//Cp)，判断快慢一看时间常数大小，二看每一步切换需要从参考抽取得电荷数，时间常数一致，抽取得越少，则越快；

模拟电路初学者

电容拆分型有人分析过功耗，比基于Vcm得要小；也就是抽取得电荷数更少，所以功耗相对来说更小一些，同理也就更快了一些；这个可以查看相关文献，对比下抽取得电荷数大小

20231725

模拟电路初学者 发表于 2024-11-21 14:12
抱歉，我似乎也写错了，驱动C/2的开关电阻应该为2Ron,两个并联应该是Ron  ,最终的时间常数还是Ron*(C//Cp ...

电容分裂后，每个电容上面由两个开关但是不存在两个都导通的情况，所以我认为也就不存在，电阻并联的问题，电阻应该就是Ron，电容值减小了一般，使得时间常数减小。