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查看: 416|回复: 7

[求助] verilog-A求助

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发表于 2024-7-14 10:31:39 | 显示全部楼层 |阅读模式

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全加器verilog-A代码

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仿真出错

仿真出错
发表于 2024-7-15 11:06:51 | 显示全部楼层
去数字模块儿问,模拟选手表示:看球不懂~~
发表于 2024-7-15 11:36:09 | 显示全部楼层
不懂这个,只能看出第一行full_adder_a跟别的相比后面没有空格,不知道是不是这样
发表于 2024-7-15 11:55:15 | 显示全部楼层
VA也可以用多个module块吗?看错误的意思是你写的xor异或门port都没找到
 楼主| 发表于 2024-7-17 09:07:13 | 显示全部楼层


w453 发表于 2024-7-15 11:55
VA也可以用多个module块吗?看错误的意思是你写的xor异或门port都没找到


应该可以吧,不是也可以实例化?
 楼主| 发表于 2024-7-17 09:27:11 | 显示全部楼层


yixhishakai 发表于 2024-7-15 11:36
不懂这个,只能看出第一行full_adder_a跟别的相比后面没有空格,不知道是不是这样 ...


好像不是的
发表于 2024-7-17 09:34:34 | 显示全部楼层
看看ahdlLib里面的and_gate,or_gate,xor_gate怎么写的,估计是你写的语法有问题
 楼主| 发表于 2024-7-18 09:23:50 | 显示全部楼层


hzyf 发表于 2024-7-17 09:34
看看ahdlLib里面的and_gate,or_gate,xor_gate怎么写的,估计是你写的语法有问题


好嘞
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