verilog-A求助

淘一陶 · 发表于 2024-7-14 10:31:39

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求助！！！！

熊韵 · 发表于 2024-7-15 11:06:51

去数字模块儿问，模拟选手表示：看球不懂～～

yixhishakai · 发表于 2024-7-15 11:36:09

不懂这个，只能看出第一行full_adder_a跟别的相比后面没有空格，不知道是不是这样

w453 · 发表于 2024-7-15 11:55:15

VA也可以用多个module块吗？看错误的意思是你写的xor异或门port都没找到

淘一陶 · 发表于 2024-7-17 09:07:13

w453 发表于 2024-7-15 11:55
VA也可以用多个module块吗？看错误的意思是你写的xor异或门port都没找到

应该可以吧，不是也可以实例化？

淘一陶 · 发表于 2024-7-17 09:27:11

yixhishakai 发表于 2024-7-15 11:36
不懂这个，只能看出第一行full_adder_a跟别的相比后面没有空格，不知道是不是这样 ...

好像不是的

hzyf · 发表于 2024-7-17 09:34:34

看看ahdlLib里面的and_gate，or_gate，xor_gate怎么写的，估计是你写的语法有问题

淘一陶 · 发表于 2024-7-18 09:23:50

hzyf 发表于 2024-7-17 09:34
看看ahdlLib里面的and_gate，or_gate，xor_gate怎么写的，估计是你写的语法有问题

好嘞

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