请教sdc的约束方法，是否复用同一个模块跑在不同频率？

桅杆

如图，是否能这样约束：A+B 跑在  50M,  A+C 跑在100M.
以为单独约束A, B, C的话，担心AB, AC之间的配合不好。
求大佬解答

ljianlin

一般很少在同一个sdc中这么约束，除非你的A 能有两个时钟source , 一个定义成50M, 然后跟B 是同步的，另外一个定义成100M, 跟C同步，然后这两个时钟之间设为异步。如果不能这样的话，通常是拆成两个sdc, 每个代表一个 mode (multi mode sdc), 其中一个mode的 sdc 定义50M 时钟 for A+B, 另外一个mode 的sdc 定义100M 时钟 for A + C (这个mode 里面可以把 到B的路径全部设成false path) .  实际上还要看你这个设计的芯片真正用的时候是怎么用的，是否任何时候只有 B 或者 C模块工作，不会同时 B 和C一起工作，如果是这样，拆成两个sdc 比较好，布局布线的时候两个SDC都读进去做 cts balance 和 timing close.  PT的时候也分开两个mode 做 timing check

桅杆

ljianlin 发表于 2024-7-11 14:55
一般很少在同一个sdc中这么约束，除非你的A 能有两个时钟source , 一个定义成50M, 然后跟B 是同步的，另外 ...

好的，谢谢