运算放大器设计求助

CHHCHH

小弟在设计一个折叠共源共栅运算放大器的遇到了问题。电路如下。

电路仅要求5pf负载下，实现100MHzGBW，计算得到输入对管的gm=3.14ms，id=210uA（输入管的gm/id定为15）。

tsmc18rf工艺，使用gmid设计器件尺寸。
电源电压给的是1.8V，所以简单起见，除了输入对管的vds=900mV，L=200n，gm/id=15以外，其余所有其他管子vds=450mV，L=400m，gm/id=10，在此基础上进行gmid扫描。曲线就不放了，放一些重要的结果。
对于NMOS:
Vds=450mV，gm/id=10时，Vgs=644m，电流密度id/w=13uA/um

对于PMOS:
vds=450mV，gm/id=10时，vsg=900m-278m=622mV，电流密度id/w=2.3uA/um
vds=900mV，gm/id=15时，vsg=900m-349m=551mV，电流密度id/w=1.938uA/um
因此，
输入PMOS的，W=210/1.938=108.4um，Vs=1800m-450m=1350mV，Vg=1350m-551=799mV，
流过420uA的PMOS，W=420/2.3=108.4um，Vg=1.8-622m=1.178V
流过210uA的PMOS，W=210/2.3=91.3um，自上而下，Vg=1.8-622m=1.178V，Vg=1.8-450m-622m=728mV，
流过420uA的NMOS（右侧最下边），W=420/13=32.3um，vg=644mV
流过210uA的NMOS（右侧次下边），W=16.15um，Vg=644m+450m=1.094V
以上述步骤完成初步设计后，晶体管的工作状态并不满足预期，大部分vds并非设计的那样，同时右侧自上而下第二个PMOS的vds过大，导致了下边的NMOS进入线性区。
由于在使用电流镜偏置时，电路的状态始终不对劲，这边就先用vdc偏置，找到问题后再尝试电流镜，还是会这个出现问题。
所以，想请教各位前辈，为啥会出现这种情况啊？是因为我设计方法的问题，还是因为缺少共模反馈电路呢？我具体应该怎么改进呢？

电路

ADC_coco

                               
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Vref可用理想电压源代替

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yjj_123

运放要闭环调，如果是全差分运放，可以弄个理想的共模反馈电路辅助你调电路

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yjj_123 发表于 2024-6-21 17:13
运放要闭环调，如果是全差分运放，可以弄个理想的共模反馈电路辅助你调电路 ...

老哥，理想的共模反馈该怎么搭呢，我刚刚用vcvs试了下方针会报错

ADC_coco

缺少共模反馈，因为P端和N端都是高阻态，输出电压肯定是不能确定的，必须增加一个共模反馈

CHHCHH

ADC_coco 发表于 2024-6-21 20:02
Vref可用理想电压源代替

谢谢老哥的回复。
可以帮我看看这样对不对。加入这个电路后但是直流工作点还是不太行。
三个vcvs增益都是1，黄圈的两个管子尺寸相同。

1

张江板砖工头

Mark。。。

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ADC_coco 发表于 2024-6-21 20:02
Vref可用理想电压源代替

谢谢老哥了，加入您给的共模反馈后，输出电压确实稳定在我想要的值了。改成电流镜偏置结果也是正确的，有时间我再试试共模反馈电路的具体实现。