tsmc40nm工艺库DRC报错

firefly星 · 发表于 2024-4-26 21:35:14

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这里面报错NP(PP)和PO栅极的距离是0.11，但是如果我要在nmos内部把栅极引出来，必然要通过m1—po这个通孔去连接，那这个距离就肯定满足不了了，这该如何解决这个问题？或者是我理解的有什么不对的地方吗？

andyfan · 发表于 2024-4-27 00:23:26

拉开NP就好了啊

firefly星 · 发表于 2024-4-27 13:41:46

那就是我每画一个管子都要去调整pp或者np的距离了，这设计有点太奇怪了吧

이지은 · 发表于 2024-4-28 09:20:29

firefly星发表于 2024-4-27 13:41
那就是我每画一个管子都要去调整pp或者np的距离了，这设计有点太奇怪了吧
...

这多正常。1.因为器件是pcell。np什么的参数是根据q里面的属性它去计算的，你自己在原有基础上手动加孔，它肯定不变噻。2.一般ins的q里面可以设置让它gate有孔，设置出来的np肯定没问题。3.有些情况q设置的孔，不满足需求，只有一个via，就得手动打两个via，就会贴着well的np或pp直接围一个大的包满，类似nwell围满那种

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