大规模片内 LDO 为模拟电路供电可行吗？

ruigg · 发表于 2024-4-26 11:07:59

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如果想设计大规模模拟电路，为了解决 Power Delivery Network 的 Voltage Drop 问题，能否在片内的每一部分的模拟电路附近都放一个 LDO ？例如供电电压是 1.1V，这个 1.1V 经过PDN可能drop到1.0V，但是我让 LDO 输出稳定的 0.9V，这样是否可以避免大芯片 PDN 的 voltage drop 对里面的模拟电路的影响？

mismatch24 · 发表于 2024-4-26 11:28:50

你要先搞清楚你的电路对Power需求的spec，DC和AC。

spartan313 · 发表于 2024-4-26 11:41:58

面积换性能

zhcwoniu · 发表于 2024-4-26 11:43:24

capless LDO是需要片内放置大电容的，每个模块放一个LDO，面积你能接受？

ruigg · 发表于 2024-4-26 15:52:27

zhcwoniu 发表于 2024-4-26 11:43
capless LDO是需要片内放置大电容的，每个模块放一个LDO，面积你能接受？

我可能有几百个模块，本身面积有 200 mm^2，放100个LDO再多100mm^2也可以接收

ruigg · 发表于 2024-4-26 15:54:16

不过这只是一个想法，想请教一下各位原理上是否可行，100个LDO 100mm^2，可以接受大概 5W-10W 的额外功耗开销，能否给大量模拟电路的模块提供稳定的电压？

ruigg · 发表于 2024-4-26 15:56:54

本帖最后由 ruigg 于 2024-4-26 15:58 编辑

ruigg 发表于 2024-4-26 15:54
不过这只是一个想法，想请教一下各位原理上是否可行，100个LDO 100mm^2，可以接受大概 5W-10W 的额外功耗开 ...

DC 电路，里面是模拟计算的SRAM电路，但是有 1600 块 SRAM，需要 voltage drop 在 10ns 后最终不超过 1mV，所以想问里面放大量LDO是否可行？

peterlin2010 · 发表于 2024-6-7 07:09:37

use zener diode + nmos gate clamp for simple VOlt source ??

peterlin2010 · 发表于 2024-6-19 06:54:48

or use digital LDO , AMD cpu use digital_LDO

INTEL use FIVR

zhanweisu33 · 发表于 2024-6-19 08:18:14

我看到过一篇顶会paper这么干过，一个模块旁边一个LDO；
但是随着大芯片功耗的上升，比如300W以上，SOC集成DCDC应该是一个刚需

[求助] 大规模片内 LDO 为模拟电路供电可行吗？

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