PLL buffer阻抗匹配

Wpc666 · 发表于 2024-3-29 16:40:30

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请教关于PLL芯片测试的问题，目前设计的PLL 的buffer使用的反相器链，并没有做50欧的阻抗匹配，但目前在画PCB时，由于芯片输出端的阻抗不是50欧，需要采取哪种方法，先将芯片输出阻抗调整到50欧，再进行整个PCB的阻抗匹配。

中单一打九 · 发表于 2024-3-29 16:59:53

PCB阻抗很小，一般这种高频的信号需要在PCB上特殊处理信号走线防止延时和反射，50欧姆匹配需要外接电阻来实现

Wpc666 · 发表于 2024-3-29 17:28:47

我的理解是，在芯片的输出端并联一个电阻，然后再进行阻抗匹配对吗？

zxkl317408 · 发表于 2024-4-1 09:19:06

Wpc666 发表于 2024-3-29 17:28
我的理解是，在芯片的输出端并联一个电阻，然后再进行阻抗匹配对吗？

PLL的buffer为啥不做成差分运放，负载是50ohm

cuihaofeng · 发表于 2024-4-23 19:48:46

zxkl317408 发表于 2024-4-1 09:19
PLL的buffer为啥不做成差分运放，负载是50ohm

请问一般多少输出频率的PLL会把输出buffer做成差分运放呀？10GHz输出的话是不是一般都是用CML作为输出级?

zxkl317408 · 发表于 2024-4-24 09:31:32

cuihaofeng 发表于 2024-4-23 19:48
请问一般多少输出频率的PLL会把输出buffer做成差分运放呀？10GHz输出的话是不是一般都是用CML作为输出级? ...

对，基本上都是CML

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