请教各位高速SAR ADC流片，bit数据该如何流出？

tongler · 发表于 2024-3-20 20:08:16

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研究生小白，现导师高速ADC项目，65nm，8bit，800MHz，两通道TI-SAR ADC
1.流片时，数据是串行还是并行从芯片中流出？如果是串行，如何在高速下将数据并转串行而流出？
2.仿真的时候如何模拟实际流片出来的负载阻抗大小？（5p？10p？）
3.我尝试了5-10p的负载，高速数据如果想流出来，我用了一个4级反相器链，最终每个bit得输出都是一个巨大的buffer（256*400n/60n），8个数据输出的话，这个数量级尺寸会不会过于巨大、芯片面积难以承受？
4.有没有更好的方式能够使高速数据流出？、
5.我们后续可能需要一个FPGA去接收数据、用算法进行数据处理，有能够处理这么快数据速度的FPGA吗？

谢谢各位帮助。

zxkl317408 · 发表于 2024-3-21 10:05:35

并行就是LVDS接口，串行就是serdes接口

nanke · 发表于 2024-3-21 10:34:26

看成本。成本最低的是并行，降采样，最普通的GPIO速度大约100MHz，直接接逻辑分析仪采出来数据用matlab或者verilog处理。要800M至少得做50ohm或75ohm阻抗匹配。

关寸舟 · 发表于 2024-3-21 10:46:14

800M，建议降采样哦，不然用LVDS差分输出，普通的CMOS单端输出是不得行的，单端输出顶多200M。serdes输出也是可以的，不过serdes比800M 8BIT的TI SAR复杂多了，哈哈。

tongler · 发表于 2024-3-23 13:58:36

关寸舟发表于 2024-3-21 10:46
800M，建议降采样哦，不然用LVDS差分输出，普通的CMOS单端输出是不得行的，单端输出顶多200M。serdes输出也 ...

谢谢大神，请问降采样是用什么实现呢？后续的数字处理吗？

tongler · 发表于 2024-3-23 13:59:39

zxkl317408 发表于 2024-3-21 10:05
并行就是LVDS接口，串行就是serdes接口

谢谢大神，请问LVDS接口是要调用IP才能实现吗？还是需要我们自己去做呢

tjjbraye · 发表于 2024-3-24 14:50:06

单通道sar要做到400M？应该做不到吧。

tongler · 发表于 2024-3-24 14:58:35

tjjbraye 发表于 2024-3-24 14:50
单通道sar要做到400M？应该做不到吧。

300M就够了，前仿跑400M倒是还尚有裕量，我是65nm的，看了一些论文，感觉可能也有一定可能

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