LVS遇到一个很奇怪的问题，希望各位大神能帮忙看一下

wjcuifunny

首先，用的是GF工艺
问题是这样的：
1、模拟中有mim和mos做成stack cap后（假设其中moscap的L=5um），两端接power和ground,单独run lvs没有任何问题

2、在整个die的数字部分中有一些mos做成的fillcap（nmos的G与pmos的S&D接VDD,poms的G与nmos的S&D接GND）

问题就出在当跑整个die的lvs时，凡是上面两部分中 L值相同的mos都会报错！提示sch中少对应的器件
在把两种cap放在一个cell中做测试的时候也是有同样的问题，但是当我把其中一部分的mos L改小一点，使两部分mos的L值不一致，lvs就能过
实在是头大，找cmdfile也没有找到对应的开关！moscap都是同类型的P&N

李幕白

办法， 数字部分如为一个模块，可以将其BOX，   1中的cap亦可以组合做成一个模块，将其BOX，子模块单独进行LVS，整体带BOX进行LVS，都通过后，即可排除由于其他问题带来的器件识别问题。再行探讨LVS的设置，哪条设置勾选可以过滤那些接地接电源的cap，再取消BOX尝试全die的LVS

wjcuifunny

李幕白 发表于 2024-3-20 14:22
办法， 数字部分如为一个模块，可以将其BOX，   1中的cap亦可以组合做成一个模块，将其BOX，子模块单独进行 ...

感谢回复！现在的问题是，我用hcell将数字模块做成BOX后整体的lvs没有问题，可以排除其他错误导致的器件错，利用lvs optionsz中的unused device过滤掉这些器件后还是会报错，总感觉是cmdfile中有什么开关没有打开

poly_lq

估计是lvs reduce的设置问题，reduce的条件是L相等

pph_cq

是不是电路reduce了，layout没有reduce?

wjcuifunny

poly_lq 发表于 2024-3-20 16:22
估计是lvs reduce的设置问题，reduce的条件是L相等

那请问这个是在哪里设置呢？

wjcuifunny

pph_cq 发表于 2024-3-20 17:09
是不是电路reduce了，layout没有reduce?

那请问这种该怎么设置能让layout和sch一致呢？感谢！