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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › LDO瞬态响应问题
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查看: 1697|回复: 9

[求助] LDO瞬态响应问题

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fd_alanYang
发表于 2024-1-17 01:04:58 | 显示全部楼层 |阅读模式

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本帖最后由 fd_alanYang 于 2024-1-17 01:04 编辑

请问下图所示LDO，从重载到轻载问题不大，但轻载到重载变化时出现下面的问题（ipwl仿负载变化）。

如果变化速度快1ns或1us，会振荡。
如果变化速度慢100u或1ms，vout就会在最后时刻(100u或1ms)时达到稳定。‘
经验证每个iLoad下都能稳定输出，只在iLoad从轻载到重载时出现问题，应该不是环路稳定性问题。
而且Vg功率管是和Vout形式完全跟随，怀疑是Vg功率管寄生电容太大延迟太高响应速度太慢？？不太清楚从哪里入手修改

请问这有可能是什么问题呢？从哪里入手改呢

提前谢过~~

架构

架构

iLoad在1us内0-10m，出现振荡

iLoad在1us内0-10m，出现振荡

iLoad在1ms内0到10m，Vout在1ms才稳定

iLoad在1ms内0到10m，Vout在1ms才稳定
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miracle_zhang
发表于 2024-1-17 09:40:07 | 显示全部楼层
怎么看着图中红色的环路是正反馈呢 图没画错吧？
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fd_alanYang
 楼主| 发表于 2024-1-17 12:03:34 | 显示全部楼层


miracle_zhang 发表于 2024-1-17 09:40
怎么看着图中红色的环路是正反馈呢 图没画错吧？


画错了，红框里运放正负应该反接
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xdy609841687
发表于 2024-1-17 15:59:06 | 显示全部楼层
fvf侧是怎么补偿的？
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fd_alanYang
 楼主| 发表于 2024-1-17 16:02:04 | 显示全部楼层


xdy609841687 发表于 2024-1-17 15:59
fvf侧是怎么补偿的？


文中没做补偿，但实际Buffer输入端会在FVF侧引入次极点恶化相位裕度。暂时不知道怎么缓解
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ggbo123
发表于 2024-1-17 20:58:50 来自手机 | 显示全部楼层
loop1里面还有一个M3M4的环路，这个环路的PM看了吗
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tenyuan
发表于 2024-1-19 22:43:09 | 显示全部楼层
再检查下重载下的稳定性
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ee_jfeng
发表于 2024-1-20 01:11:27 | 显示全部楼层
借版主LDO有个稳定性stb仿真的问题：vout节点同时处于FVF环路与REF环，在仿真单环稳定性的时候，需要断开另一个环路吗？例如仿真FVF环路的时候，需要将EA作开环处理吗？
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智尊宝
发表于 7 天前 | 显示全部楼层
楼主你好，我也遇到了这样的问题，请问你是怎么解决的？
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yjlmessi
发表于 昨天 16:02 | 显示全部楼层
请问该结构的优势是什么 不考虑输出节点 FVF环路就有两个低频极点 稳定性是不是不太好调 硬加电容感觉又影响了速度 违背了采用FVF的初衷 如有不对请指出
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