在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1327|回复: 4

[求助] DFT后仿真mismatch

[复制链接]
发表于 2024-1-13 00:26:34 | 显示全部楼层 |阅读模式
300资产

各位老板晚上好!
DFT结构非常简单,不存在压缩等复杂操作。前仿0mismatch。后仿过程中,出现mismatch。对比前方波形发现在capture时,也就是SCAN_ENABLE = 0时, SCAN_CLK 采不到D端数据。请问:
1:这个是否是时序问题,是否应该在PT中解决。(目前PT中做法,将SCAN_ENABLE置常0,也就是SCAN_CLK和寄存器D端不存在时序路径),PT中正确的分析方式是否应该分析SCAN_CLK与D端路径。
2: 是否有其他解决这个问题的方法。正确的操作应该是什么样的

感谢!!

最佳答案

查看完整内容

1. 目前PT中做法,将SCAN_ENABLE置常0,也就是SCAN_CLK和寄存器D端不存在时序路径。 ---- 这个陈述有点问题哈, scan_en 为0,触发器走的应该是D ->Q; 只有当scan_en为1 ,才是SI-Q(这时才没有D的时序路径; 2. PT 中肯定是要分析 SI->Q(shift) 和 D-Q(capture) 的时序的。如果你没有分析到,说明你 DFT SDC给少了。需要重新给到后端人员。进行分析。 3. 一般正常情况下,只要DFT SDC 齐全 ...
发表于 2024-1-13 00:26:35 | 显示全部楼层
1. 目前PT中做法,将SCAN_ENABLE置常0,也就是SCAN_CLK和寄存器D端不存在时序路径。
       ---- 这个陈述有点问题哈,
            scan_en 为0,触发器走的应该是D ->Q;
            只有当scan_en为1 ,才是SI-Q(这时才没有D的时序路径;

2. PT 中肯定是要分析 SI->Q(shift)  和 D-Q(capture) 的时序的。如果你没有分析到,说明你 DFT SDC给少了。需要重新给到后端人员。进行分析。


3. 一般正常情况下,只要DFT SDC 齐全,后端 timing clean。 DFT post-sim是很少出现问题的。除非你 SDC里面设置了 而外的 multicycle & flase path。
  这种情况下,你atpg阶段是需要读入SDC的,让 atpg tool 也知道设计存在 multicycle & flase path,不然你 post-sim很可能会fail。
 楼主| 发表于 2024-1-13 15:26:07 | 显示全部楼层


AlexS 发表于 2024-1-13 00:26
1. 目前PT中做法,将SCAN_ENABLE置常0,也就是SCAN_CLK和寄存器D端不存在时序路径。
       ---- 这个陈述 ...


感谢!! 确实描述有问题,应该是常1.

也就是说PT中DFT的sdc中不应该对SCAN_ENABLE做操作?
发表于 2024-1-13 22:04:01 | 显示全部楼层
看你 SDC是想怎么给哈。如果只是做stuck-at 测试, shift & capture可以合并。就不用约束scan_en了。让工具自己推1和0.这样 SI&D -> Q的时序都分析到了
发表于 2024-9-24 01:21:28 来自手机 | 显示全部楼层


AlexS 发表于 2024-1-13 22:04
看你 SDC是想怎么给哈。如果只是做stuck-at 测试, shift & capture可以合并。就不用约束scan_en了。让工具 ...


DFT SDC里面,scan enable 一般都是要设MCP吧?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 14:49 , Processed in 0.017703 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表