DFT后仿真mismatch

YIGANDAHEIQIANG

各位老板晚上好！
DFT结构非常简单，不存在压缩等复杂操作。前仿0mismatch。后仿过程中，出现mismatch。对比前方波形发现在capture时，也就是SCAN_ENABLE = 0时, SCAN_CLK 采不到D端数据。请问：
1：这个是否是时序问题，是否应该在PT中解决。(目前PT中做法，将SCAN_ENABLE置常0，也就是SCAN_CLK和寄存器D端不存在时序路径)，PT中正确的分析方式是否应该分析SCAN_CLK与D端路径。
2： 是否有其他解决这个问题的方法。正确的操作应该是什么样的

感谢！！

AlexS

1. 目前PT中做法，将SCAN_ENABLE置常0，也就是SCAN_CLK和寄存器D端不存在时序路径。
       ---- 这个陈述有点问题哈，
            scan_en 为0，触发器走的应该是D ->Q；
            只有当scan_en为1 ，才是SI-Q（这时才没有D的时序路径；

2. PT 中肯定是要分析 SI->Q(shift)  和 D-Q(capture) 的时序的。如果你没有分析到，说明你 DFT SDC给少了。需要重新给到后端人员。进行分析。


3. 一般正常情况下，只要DFT SDC 齐全，后端 timing clean。 DFT post-sim是很少出现问题的。除非你 SDC里面设置了 而外的 multicycle & flase path。
  这种情况下，你atpg阶段是需要读入SDC的，让 atpg tool 也知道设计存在 multicycle & flase path，不然你 post-sim很可能会fail。

YIGANDAHEIQIANG

   

AlexS 发表于 2024-1-13 00:26
1. 目前PT中做法，将SCAN_ENABLE置常0，也就是SCAN_CLK和寄存器D端不存在时序路径。
       ---- 这个陈述 ...

感谢！！ 确实描述有问题，应该是常1.

也就是说PT中DFT的sdc中不应该对SCAN_ENABLE做操作？

AlexS

看你 SDC是想怎么给哈。如果只是做stuck-at 测试， shift & capture可以合并。就不用约束scan_en了。让工具自己推1和0.这样 SI&D -> Q的时序都分析到了

lf099115

   

AlexS 发表于 2024-1-13 22:04
看你 SDC是想怎么给哈。如果只是做stuck-at 测试， shift & capture可以合并。就不用约束scan_en了。让工具 ...

DFT SDC里面，scan enable 一般都是要设MCP吧？

verifier_TDL

mark mark

bigbin-su

   

AlexS 发表于 2024-1-13 00:26
1. 目前PT中做法，将SCAN_ENABLE置常0，也就是SCAN_CLK和寄存器D端不存在时序路径。
       ---- 这个陈述 ...

请问atpg阶段读入的sdc是timing exception吗？如果是sdc，这个sdc来源于哪里？万分感谢~

wangwei19951118

   

lf099115 发表于 2024-9-24 01:21
DFT SDC里面，scan enable 一般都是要设MCP吧？

不是的

wangwei19951118

   

bigbin-su 发表于 2025-6-24 11:38
请问atpg阶段读入的sdc是timing exception吗？如果是sdc，这个sdc来源于哪里？万分感谢~
...

是的，一般是后端给的。时序收不下来的会设置exception

wangwei19951118

   

lf099115 发表于 2024-9-24 01:21
DFT SDC里面，scan enable 一般都是要设MCP吧？

在capture和func模式的sdc下，需要case为0，在shift模式的sdc下，case为1