Verilog_A建模

徐徐徐阳臻 · 发表于 2024-1-9 22:46:18

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自己想做个PAM4比较器想做一个判别总共四电平的比较器

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图是写的verilog_A模型自己希望判别后如果是最高电平输出两位11 第二高电平输出10 第三位输出01 最低电平输出00 但是结果一直都不对

Simon_Z · 发表于 2024-1-10 09:55:11

第一个if 底下的end写错了

徐徐徐阳臻 · 发表于 2024-1-10 13:24:02

Simon_Z 发表于 2024-1-10 09:55
第一个if 底下的end写错了

兄弟，这个改了。还是错的

Simon_Z · 发表于 2024-1-10 20:37:18

可能是你输入信号的tr和tf太小了，transition的输出还没上升到最高点，VINP和VINN的值就到另一个if判别区了，然后m，n就会被重新赋值，导致transition的波形还没上升到最高点就被拉下来了，你试着使用vpwl造两个上升沿缓慢一些的输入差分信号作为VINN和VINP，最好远大于你transition中的tr tf和td，然后看看输出波形

徐徐徐阳臻 · 发表于 2024-8-2 13:51:29

Simon_Z 发表于 2024-1-10 20:37
可能是你输入信号的tr和tf太小了，transition的输出还没上升到最高点，VINP和VINN的值就到另一个if判别区了 ...

好的，哥们。之前一直没注意到信息，谢谢你！我去试试

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