verilogA如何产生n个1呢？

sara9233

请教个问题，想实现如下功能，类似therm decoder。

输入是个十进制num，输出是个20bit的out<19:0>.

当num=3时，out<19:0>中有3个1；
当num=10时，out<19:0>中有10个1；

其中10个1的位置没关系。
请问这种怎么实现呢？

yasimi

组合电路的话，用case。时序电路的话，用计数器。

yasimi

1. module decoder(
   
2. input [4:0]num,
   
3. output[19:0]out
   
4. );
   
5. 
   
6. genvar i;
   
7. generate
   
8.         for(i=1;i<22;i=i+1)
   
9.         assign out[i-1] = (num >= i);
   
10. endgenerate
    
11. 
    
12. endmodule
    

复制代码

简单写了一下