tessent MBIST 仿真报错

zhiwenhao · 发表于 2023-12-29 09:43:10

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本帖最后由 zhiwenhao 于 2023-12-29 09:46 编辑

现在在练习tessent的RTL流程，用官方的脚本+自己的设计，MBIST插入过程中已经没有报错了，MBIST插入完成后，tessent直接调用vcs进行仿真，ICL Network的仿真已经过了，MemoryBist_P1的log里有这个错误提示，请问该如何处理，是时钟路径没有打通么？设计有一些门控时钟，该怎么处理？现在只是用add_clocks和add_clocks -reference创建了时钟。

sdc19821006 · 发表于 2024-1-2 09:39:09

波形dump出来，往前追

序列9-学徒 · 发表于 2024-1-2 16:28:01

时钟被block了，可能是门控时钟没有控制，如果设计中有pll，也要控一下

zhiwenhao · 发表于 2024-1-4 13:47:05

序列9-学徒发表于 2024-1-2 16:28
时钟被block了，可能是门控时钟没有控制，如果设计中有pll，也要控一下

的确是有门控，没有pll，想请教下门控时钟该用什么命令来控制呢？刚开始学习dft。

liph123 · 发表于 2024-1-4 14:23:08

zhiwenhao 发表于 2024-1-4 13:47
的确是有门控，没有pll，想请教下门控时钟该用什么命令来控制呢？刚开始学习dft。
...

看着是你的BIST_clk卡住了，你可以电路图上追一下，看一下是什么时钟驱动的BIST_clk，如果是门控时钟驱动的，结合波形看一下卡住的时刻门控单元各端口值，如果E和TE端都不是1，那就是门控单元卡住了。另外看一下，如果波形里你门控单元的时钟也是没有的，那就要继续往前看什么情况。
门控单元在mbist阶段不用插入特殊逻辑来控制，可以先把TE端tie到1，等到做jtag的时候插入tdr来控制，当然具体什么时候插看你的流程安排。在mbist阶段把TE端tie到1，可以这样：
add_primary_inputs top/clock_gate/TE
add_input_constraints top/clock_gate/TE -CT1

zhiwenhao · 发表于 2024-1-4 14:25:03

liph123 发表于 2024-1-4 14:23
看着是你的BIST_clk卡住了，你可以电路图上追一下，看一下是什么时钟驱动的BIST_clk，如果是门控时钟驱动 ...

好的，非常感谢，我看下波形。

Mark_Iain · 发表于 2024-6-18 10:21:29

请问怎么设置tessent使用vcs进行仿真呢？

Mark_Iain · 发表于 2024-6-18 10:22:33

请问怎么设置tessent使用vcs进行仿真呢？

Mark_Iain · 发表于 2024-6-27 11:37:22

请问一下怎么使用vcs进行仿真呢？还有就是这个仿真的tbench是自动生成的吗，我还没找到tbench在哪

Jigh · 发表于 2024-8-13 13:53:00

Mark_Iain 发表于 2024-6-27 11:37
请问一下怎么使用vcs进行仿真呢？还有就是这个仿真的tbench是自动生成的吗，我还没找到tbench在哪 ...

run_testbench_simulations -simulator vcs

可以在UG里看看用法

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