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查看: 1389|回复: 9

[求助] TSMC18的DNW与NWELL

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发表于 2023-12-22 20:43:41 | 显示全部楼层 |阅读模式

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求助。本人用DNW+一圈NWELL对一个大模块做隔离,按照design rule说明NWELL下部都接在了DNW上,模块内部的NWELL也应该与DNW同一电位(假定为VDD),但是由于疏忽发现有一小块NWELL电位为DVDD的电路也在这个大模块内部,但是drc lvs均没有报错,后仿甚至也能正常工作是为什么?

ps:该模块的gnd与衬底gnd隔离,加了psub2图层,但是将psub2移除后报的短接错误也没有出现vdd与dvdd短接的错误。
发表于 2023-12-23 18:08:45 | 显示全部楼层
没图,没法看
发表于 2023-12-25 19:33:24 | 显示全部楼层
你的DNW只是一个环吧?只要没有overlap DVDD的NW就不会软连接短路呀,没有报错正常
发表于 2023-12-26 13:20:40 | 显示全部楼层
版图画错了
发表于 2023-12-26 14:17:36 | 显示全部楼层
这个在Design Rule可能会提到,如果加上psub2图层的DNW(这个应该就是ISO端),和不加psub2图层是不同的。不加的圈内NWell下面就是P-EPI,这样的TUB里的NWELL的电位只能和ISO等电位,也就是VDD。加上psub2图层就可以是不同电位。需要注意的psub2图层应该是识别层,可能还需要加上DP。
 楼主| 发表于 2023-12-26 14:39:04 | 显示全部楼层
微信图片_20231226143801.jpg 我是这样画的 ,疑惑点在于nwell下部与dnw已经相接 为什么不报软连接错误
 楼主| 发表于 2023-12-26 14:41:13 | 显示全部楼层


金刚10 发表于 2023-12-26 14:17
这个在Design Rule可能会提到,如果加上psub2图层的DNW(这个应该就是ISO端),和不加psub2图层是不同的。 ...


那这样即使没报错我也需要改一下是吧,因为毕竟他们实实在在的下部相接了
 楼主| 发表于 2023-12-26 14:42:57 | 显示全部楼层


菜鸟xx 发表于 2023-12-25 19:33
你的DNW只是一个环吧?只要没有overlap DVDD的NW就不会软连接短路呀,没有报错正常 ...


DNW是一个正方形
发表于 2023-12-26 14:46:00 | 显示全部楼层


小tutu 发表于 2023-12-26 14:41
那这样即使没报错我也需要改一下是吧,因为毕竟他们实实在在的下部相接了
...


是的,需要单独移出来,或者,在整个环下面加DP,这样会略微改变器件性能,可能要电路确认。
 楼主| 发表于 2023-12-26 14:50:12 | 显示全部楼层


金刚10 发表于 2023-12-26 14:46
是的,需要单独移出来,或者,在整个环下面加DP,这样会略微改变器件性能,可能要电路确认。
...


可刚才您说加上psub2可以是两个电位,但是我做过debug将psub2识别层挪开 也没有报错 是我理解的问题吗
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