高速DDRX总线系统设计基础知识（4）

wtr_allegro15

（6）slew rate derating
通常，我们通过数据信号穿过某个阈值的时间点来分析DDR的时序问题，数据手册中的建立、保持时间的定义是基于一定的转换速率（slew rate）的，而实际的信号转换速率因为驱动能力、匹配、布线等不同，转换速率与期待值往往会有偏差，slew rate derating调节机制，可以根据接收端收到的信号翻转速率，动态调整建立、保持时间，从而增加时序裕量。derating为负值意味着最小建立时间减小；为正值，则意味着需要更多的时间积累电荷，需要更多的建立时间。
（7）write leveling
DDR3开始地址/控制/命令信号的拓扑一般使用fly-by结构，而这种结构虽然会减小信号由于stub造成的反射，但是也会导致控制命令到达每个颗粒会有时间差，从而无法保证数据传输的同时性。write levelin功能可以通过内存控制器调整每个字节通道内的延时来补偿这一偏移，从而消除fly-by结构导致的数据传输不同步的影响。在读周期也会有read leveling。
（8）DBI
DBI功能开启，则整个字节内的“1”和“0”进行反转，一般一个字节内的“0”超过4位，则开启DBI功能。

                               
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如图所示，为DDR4的POD电平示意图。当输出位“1”时，回路中没有电流，减少了功率消耗。因此，为了降低功耗，希望传递的码流中，“1”的位数多一些，而DBI功能恰好可以实现以上需求。

sutaotao2001

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wtr_allegro15

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sutaotao2001

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