请教怎么将数字输出用VerilogA建模，在virtuoso里仿真

Zzofming

小弟最近在做Sigma Delta DAC，设计后级开关电容DAC（SC DAC）时有一些仿真问题，看论文说是通过将前级数字DSM调制器或者matlab中simulink模型的输出用veriloga建模，作为模拟开关电容DAC的开关控制信号输入，去进行仿真。

想请教这个VerilogA文件是如何实现呢？
是否有别的仿真方法，比如利用激励源，将matlab输出导入到激励源中去？
感谢各位指教

Zzofming

顶一下顶一下，欢迎各位讨论

icdane

你可以建一个表，直接写到Verilog a， 也可以用time（）「具体忘记了」来对信号采样，作为输出

songzijian87

https://bbs.eetop.cn/thread-954555-1-1.html
这个里面有相应的例子

Zzofming

songzijian87 发表于 2023-11-7 09:40
https://bbs.eetop.cn/thread-954555-1-1.html
这个里面有相应的例子

非常感谢！

Zzofming

icdane 发表于 2023-11-7 04:17
你可以建一个表，直接写到Verilog a， 也可以用time（）「具体忘记了」来对信号采样，作为输出 ...

非常感谢