ESD电阻检查：Inst到Clamp的电阻检查疑问？

zhangyang370281

TSMC N12工艺的CDM ESD rule中，要求Inst到Power Clamp的电阻不超过0.5欧姆，实际芯片实现时，标准单元的M1的follow pin到附件Clamp的电阻非常大，远远超过0.5欧姆。原因follow pin往往采用M1或者M2金属层,这些金属层具有较大的方块电阻，使得该rule的检查很难实现。请问大家是怎么检查Inst到附近power clamp ESD 电阻的？或者应该怎么检查Inst到Clamp的电阻路径才是正确?

846385824

小于0.5Ω合理，防止从有过大的压降，损害内部管子。往往是自动识别离得最近的power clamp，有的时候识别的不太准确，可以自己检查一遍

zhangyang370281

846385824 发表于 2024-3-4 17:27
小于0.5Ω合理，防止从有过大的压降，损害内部管子。往往是自动识别离得最近的power clamp，有的时候识别的 ...

我想说的是按照0.5欧姆检查Inst到Clamp的电阻，会导致需要添加大量的clamp单元，这个规则检查应该怎么实施，比如对每个Inst的VDD/vss pin测量其到clamp单元电阻，还是将Inst按照区域分组，组内所有Inst的VDD/vss pin等效为一个整体，再测量其到clamp单元电阻呢？

ksj116

zhangyang370281 发表于 2024-9-13 16:52
我想说的是按照0.5欧姆检查Inst到Clamp的电阻，会导致需要添加大量的clamp单元，这个规则检查应该怎么实 ...

不太明白你说的 Inst到Clamp的电阻检查？  
看意思应该是 internal ckt的 Inst 到最近的Clamp的要求吧，但我记得T的只有一个范围，比如1000um范围内见到一个Clamp（该Clamp 的电地和Inst同样的电地）。

zhangyang370281

ksj116 发表于 2024-9-14 16:51
不太明白你说的 Inst到Clamp的电阻检查？  
看意思应该是 internal ckt的 Inst 到最近的Clamp的要求吧， ...

范围是不太精确的说法，毕竟这个和电源地设计的电阻息息相关

ksj116

zhangyang370281 发表于 2024-9-19 09:29
范围是不太精确的说法，毕竟这个和电源地设计的电阻息息相关

这个范围是基于基本的IR drop保障，同时也是考虑比较worst场景，是FC里一个比较保守的经验，可以参考的。如果你非要说，我电地电阻非常大也行吗，估计电路设计这关就过不了。但如果你WB 设计或者电地mesh routing 很强，也不需要满足这个要求

zhangyang370281

ksj116 发表于 2024-9-14 16:51
不太明白你说的 Inst到Clamp的电阻检查？  
看意思应该是 internal ckt的 Inst 到最近的Clamp的要求吧， ...

是有一个范围要求，这个标准肯定很粗糙，他还有一个电阻标准0.5欧姆，必将电源地实现不同，电源地电阻可能发生较大变化（电源地被Macro切割等），范围有些太粗略的标准

zhangyang370281

ksj116 发表于 2024-9-20 09:44
这个范围是基于基本的IR drop保障，同时也是考虑比较worst场景，是FC里一个比较保守的经验，可以参考的。 ...

您可以测量一下芯片中STD单元的Vdd/VSs pin到Clamp的电阻是多少，电阻值真的很大

ksj116

zhangyang370281 发表于 2024-10-28 16:40
您可以测量一下芯片中STD单元的Vdd/VSs pin到Clamp的电阻是多少，电阻值真的很大

...

不应该很大，std 数字区域的 电地 routing mesh最强的。很大的IRDrop 数字function也过不去的