一次离奇的debug 事件

HStarZhang

之前在做 DFT layout网表后仿真的时候遇到了一件非常离奇的事情！希望有懂的佬指导一下蟹蟹


问题描述：首先在no_delay 仿真pass，在做max delay的时候，出现了0/1 Mismatch， 然后首先想到的就是对比 max_delay 和 no_delay 的波形，对比发现 出Mismatch 的reg在 capture 的时候，max_delay 比no_delay的clock 少 pulse 了一次。然后追clk，追到一个ICG，再往前追一个reg，(具体细节因为 当时没有记录习惯所以没有保存图片)。分析问题 可能有两个原因，一是setup 不够，二是可能是multicycle ，然后让后端报timing，结果显示timing 是MET 的，并且显示 是 2 cycle的path。

所以问题来了：这时候我检查自己的sdc，发现对应的路径我是添加了 set_multicycle_path 的！！！在ATPG的时候 report multicyle也是有这条路径的，但是在仿真的时候没有把他当multicyc处理，这就很古怪啊，但是为了仿真先过，这时候 想到一个解决方法是 set_false_path ,但是 加了set_false_path 之后，在确认false添加正确的情况下 仿真仍然出错。很绝望！后来 尝试更换工具版本，原来的tessent/2021_4  换为 tessent/2022.4 重新生成pattern ，仿真pass。有佬解释一下原因么？

flyskyseu

更换工具版本是debug的有效手段

HStarZhang

太真实了，经验+1