Cadence数字电路仿真

Stefan_Qi

求求各位大佬！！！大家如何在Cadence上进行数字电路的面积和功耗仿真的，有相关的流程或者教程介绍吗？

kk2009

面积估值是
1，根据syn的报出cell的总面积，减去IO，ram，模拟等面积，就是纯logic的面积，除以utilize ratio，估计logic的面积
2，然后再加上ram和模拟的面积，再加上IO ring的面积基本上就是 die size，再考虑scrib line等。

功耗估计：
1， RTL的功耗估计就是Joules工具，加simulation波形。
2，genus/jouies+netlist+波形，估计netlist的功耗。