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发表于 2023-10-9 23:06:33 | 显示全部楼层 |阅读模式

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這個軟體功能很強大, 提供給大家參考
Digital設計可以取代大部分Synopsys Verdi和 Siemens Visualizer的功能
Whole chip偵錯上可以同步檢查類比網表以及Verilog code
documentation.pdf (7.6 MB, 下载次数: 135 )
quickstart.pdf (988.38 KB, 下载次数: 134 )




发表于 2023-10-10 05:03:24 | 显示全部楼层
Kan e kan
发表于 2023-10-10 09:19:36 | 显示全部楼层
thanks
tools can be provided too ?
发表于 2023-10-10 11:03:52 | 显示全部楼层
工具分享一下?
发表于 2023-11-22 15:54:53 | 显示全部楼层
谢谢楼主
发表于 2024-2-9 13:10:38 | 显示全部楼层
Plz share tool to ecphds@gmail.com
发表于 2024-2-19 01:25:20 | 显示全部楼层
Thank you
发表于 2024-2-19 10:09:51 | 显示全部楼层
多謝。感恩。
发表于 2024-2-23 08:55:17 | 显示全部楼层
Thanks for sharing...
发表于 2024-8-28 14:50:11 | 显示全部楼层
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