两相电路单独状态稳定。开始交替便不稳定，想修改没有头绪，请问可能是什么问题？

fd_alanYang · 发表于 2023-9-29 23:14:51

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内含时钟信号 clka=VDD clkb=0或clka=0 clkb=VDD时输出都维持在稳定的3.97左右

但一旦clk开始交替，该输出就会在接下来某个周期陡增

局部放大后如图

况且该输出①前几个周期保持稳定，只在接下来某一周期突变；
②该信号是偏置输出，正常情况下与时钟信号无关；
③而且输出的陡增不在信号跳变沿，应该与上升下降时间无关吧…

请问这种有可能是什么情况，是不是bug了？？
注：交替信号源用的vpulse 上升下降时间1n

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