采用 1um CMOS 的单芯片 900 MHz 扩频无线收发器 第一部分：架构和发送器设计(翻译三)

dalina

-------本帖由eetop的dalina翻译自Ahmadreza Rofougaran的“ A Single-Chip900-MHz Spread-Spectrum Wireless Transceiver in 1um CMOS—Part I: Architectureand Transmitter Design”---------未经许可不得转载---------

准差分 DAC 通过两个相同的管道实现，这两个管道将数字码字及其补码作为输入。 开关电容 (SC) 积分器将最后一级的差分输出电荷转换为电压（图 6）。 与核心中的电容器不同，电荷到电压的线性转换需要在该缓冲器中使用具有非常小的电压系数的积分器电容器。单多晶线性电容器的电压系数指定为 0.12%/V，这意味着在 DAC 输出的 0.5V 满量程偏移范围内，它会引入 0.06% 的非线性。 对于 10-b DAC 来说，这是可以接受的小值。
SC 积分器以 DAC 中使用的三个时钟相位中的两个运行：在 phi2 时，差分输入和输出短路至 1.5V 的共模偏置电压，从而对积分电容器放电； 然后在 phi3 处，电荷从主 DAC 之后的附加级传输到积分器，并且电容器将电荷保存在 phi1 上。
DAC 输出端的这个额外级被预充电至 2V，并将 DAC 内核中的 1V 共模电平转换为运算放大器输入端的 1.5V。 这样做时，由于电荷重新分布，电压摆幅减半。 因此，DAC 缓冲器输出处的差分正弦波满量程为 0.5 V，在每个时钟周期的 33% 内重置为零。 该复位波形的基频有效值比相同幅度的连续正弦波低 3.5 dB。

DAC 核心的时钟频率可能超过 100 MHz，并且时钟频率最终仅受 FET 开关电阻、DAC 电容器和 FET 电容的 RC 时间常数限制。 然而，基于运算放大器的 SC 缓冲器的时钟速度不能超过 100 MHz。 该运算放大器是单级增益提升共源共栅差分对。 输入端使用最小尺寸的复位开关来降低容性负载。 运算放大器输入端的信号摆幅限制在 1.2–1.8V，以保持输入 FET 位于三极管区域之外，否则运算放大器的瞬态响应将显着减慢。
在预充电至参考电压时，每个 DAC 单元电容器 C 对 FET 开关电阻引起的 sqrt(kT/C) Vrms 宽带噪声进行采样。 重新分配后，该噪声电荷一分为二，但会添加到由将两个相邻电容器短路的串联开关引起的第二个不相关噪声样本 1/2sqrt(kT/1/2C)。 当 C = 0.5pF 时，每个 DAC 级捕获的最终噪声为 sqrt(kT/c) = 0.09 mVrms。 在最后一级，信号再次减半，并且由于额外的开关操作，噪声略有上升。 该节点的总均方根噪声仍然远低于 0.25 mV 的单端 LSB 电压。

三相非重叠时钟是由单个外部提供的方波在片上合成的。一种可能的方法是从锁定到 80 MHz 参考的三级环形振荡器中分接这些相位，但环形振荡器通常会引入不可接受的大抖动。相反，三级环形计数器划分低抖动 240 MHz 正弦波输入，其输出端的 NAND 门创建三个不重叠的相位。每个相位还需要一个良好对齐的互补时钟，该时钟是通过反转时钟相位并用比率延迟级平衡反相器延迟而得出的[20]。

C. 上变频混合器
无源四 FET 换向开关（图 8）用作双平衡上变频混频器。来自 RF 振荡器的平衡正交信号在两个四 FET 开关混频器中对正交 DDFS/DAC 频率合成器的基带输出进行上变频，这些混频器的输出连接在一起以选择单边带。 每个开关混频器将基带信号按原样或反相连接到平衡输出。双平衡配置消除了 FET I-V 三极管特性的强二阶非线性，但三阶非线性仍然存在。

                               
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图 8. 该发射机中使用的四 FET 开关上变频混频器，此处显示的是正交镜像抑制配置。

该混频器中还有另外两个可能的非线性源。 首先，由于栅极电压摆幅不足，即 VG < Vs(max) + Vt，混频器 NFET 处于饱和状态并削波输出波形。 如果栅极电压摆幅足够大，则不会出现这种削波。 然而，VG 仍必须摆幅足够低，以便在最低 Vs 时关闭 FET。
其次，栅极电压波形的有限斜率会产生动态非线性。 FET 在VG = Vs+Vt 时导通，这意味着通过调制导通瞬间以及换向脉冲宽度（图 9），输入信号会产生三阶失真。这种形式的失真出现在 FET 采样保持开关中， 根据经验将所得的信号失真比(SDR) 建模为[21] :

                               
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其中 fin 是输入信号频率，VG/tF 是栅极电压的斜率。 由于这种失真是由时间调制引起的，因此即使 FET I-V 特性呈现完美线性，也会出现这种失真。
在输入频率为 10 MHz 且栅极电压在 0.5 ns 内下降 3 V 时，HSPICE 预测混频器 IIP3 的幅度为 16 dBV（图 9）。DAC 输出幅度为 0.5 V (-6 dBV) 时，三次谐波比基音低 43 dB。

                               
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图 9. (a) 大基带信号调制混频器的开关瞬间，导致 (b) 三阶失真，显示为输入信号电平的函数。

当两个信号在基频处正交时，它们的三次谐波是反正交的。因此，配置为选择基本基带频率的上边带的镜像抑制混频器将选择三次谐波的下边带，如（2）和（3）中更详细的解释。上变频后，低合成频率及其三次谐波都将位于ISM频段。 通过向混频器应用更大的 LO 驱动 VG，也可以降低这种形式的失真。

在正交上变频器的一个简单实施例中（图 8），通过将两个上变频 FET 的输出（漏极端子）短接在一起，以电流模式对单边带混频器的 I 和 Q 通道中的信号进行求和。然而，当栅极电压的正交相位在时间上重叠时，它们会在两个混频器的输入（源极端子）之间创建一条传导路径（图 10）。

                               
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图 10. 镜频抑制拓扑中的两个混频器在正交 LO 波形的重叠部分期间均导通。因此，一个混频器输入加载另一个混频器输入。

在此重叠时间内，混频器开关将一个 DAC 中 SC 缓冲运算放大器（图 6）的输出连接到另一 DAC 的缓冲输出。
这可能会使混音器输出过载并导致严重失真。为了维持过载而不发生削波，要么应该提高运算放大器中的偏置电流，要么必须在其后面加上专门设计用于吸收该负载的第二个线性缓冲器。第二种选择更省电。因此，运算放大器后面有一个由多晶硅电阻器退化并加载另一个电阻器的差分对（图 11）。该缓冲器使 0.5V 幅度正弦波失真小于 -60dB，其负载电压增益为 0.75（即 -2.5dB）。

                               
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图 11. DAC 之后的基带缓冲器，需要驱动混频器和后续电路。
DAC输出频谱包括基频f1和时钟频率fclk+-f1周围的基频镜像。出于本次讨论的目的，DAC 输出处的谐波往往比图像低得多，因此被忽略。
任何采样和保持波形的频谱均受 sinx /x 包络的影响。 在这里，由于样本保持在 67% 的占空比内，因此第一个零点位于 (3/2)fclk（图 12）。 合成的基带正弦波及其图像都被上转换。当混频器 FET 被驱动换向时，在时域中，基带采样数据波形乘以方波，该方波以 RF 振荡器的频率在 +1 和 -1 之间交替。

                               
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图 12. 发射机中各个关键点的频谱：换向混频器 LO、具有直流偏移的基带信号、边带选择后上变频混频器的输出以及非线性功率放大器中创建的带内互调产物。

在频域中，这是 DAC 输出频谱与方波频谱的卷积。 方波由基频 fRF 和奇次谐波 3fRF, 5fRF,... 组成，相对幅度为 1/3rd,1/5th,... 两个换相混频器中的上变频波形均为延迟四分之一周期（1/4fRF）的方波，其频谱分别为

                               
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因此，基带频谱通过正交相位上变频至 RF 的基波，并通过反正交相位上变频至 RF 的三次谐波。 由于符号差异，设计用于在基波 RF (fRF + f1) 处选择上边带的混频器装置将在 RF 的三次谐波 (3fRF - f1) 处选择下边带。

为了通过恒包络 FSK 调制实现高转换效率，输入电平足够大以迫使 PA 在限幅区域内工作。

各种输入频率之间的互调失真将在 PA 输出处产生新的频率，例如 (3fRF - f1) - 2(fRF + f1) = fRF - 3f1。尽管这种互调与 DDFS 基带输出的上变频三次谐波处于相同的频率，但其幅度可能大得多，这会导致 ISM 频段中出现不可接受的大杂散发射。因此，由射频三次谐波上变频的频率不得进入非线性 PA。尽管这种互调与 DDFS 基带输出的上变频三次谐波处于相同的频率，但其幅度可能大得多，这会导致 ISM 频段中出现不可接受的大杂散发射。因此，由射频三次谐波上变频的频率不得进入非线性 PA。

线性混频器在模拟乘法期间保留基带和 LO 信号的正弦波形，理想情况下仅在输出处生成和频和差频，但不生成谐波。 RF-CMOS 线性混频器已被提出[22]作为克服上变频谐波的一种方法。然而，为了保持波形，线性混频器必须使用小型 LO 驱动器，这又意味着基带输入对 RF 输出会产生较大的转换损耗。在混频器的上变频输出处弥补这种损失并不容易，因为后续放大是在射频处进行的。

该收发器中使用的四 FET 开关上变频混频器实际上实现了非常接近2/pi[23] 的理论值（混频器内核中可能的最大值）的转换增益。 然而，由于切换，基带信号现在在 RF 振荡器频率 (~2.7 GHz) 的三次谐波附近进行上变频。

这种不需要的上变频必须在非线性 PA 之前消除。一个简单的解决方案是过滤掉 2.7 GHz 附近的所有频率。然而，使用低螺旋电感器的片上低通滤波器 LC 的选择性不足以使 928 MHz 频率通过，但仍能充分衰减 2.7 GHz 频率。此外，在使用这种滤波器的早期单芯片发射器原型上发现[24]，电感器消耗了非常大的芯片面积。如下节所述，另一种非常紧凑的“定相”方法可以选择性地消除不需要的谐波上变频。

D. 过滤主要光谱杂质
多相滤波器根据正交输入的序列选择性地通过或置空正交输入[25]。当同相分量超前正交分量 90 时，称为包含一个序列，而当它滞后 90 时，则包含另一序列。
一个 RC-CR 网络在频率为 1/(2πRC) 的情况下，将其输入的相位延缓或提前 +45° 或 -45°，因此，根据两种可能输入序列中是哪一种，输出要么增强，要么减弱（图 13）；

                               
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图 13.(a) RC 多相滤波器的原理，显示了它如何使一个输入序列无效，但使另一个输入序列通过。 (b) 多相滤波器的平衡实现。

完整的模拟多相滤波器由一个圆形对称 RC 网络组成，该网络受平衡正交输入的影响，并产生平衡正交输出。多相滤波器的这种判别特性在这里以一种新的方式使用，使三次谐波周围的上变频为零，同时传递基波周围的上变频。

首先，必须设计一种单边带混频器装置，以将基带信号上变频为基波 RF 处的一个序列以及三次谐波处的相反序列。标准镜像抑制混频器由两个混频器组成，每个混频器由基带和射频信号的正交相位驱动，仅产生单相的上变频信号。