UVM 中关于force 用法

Gavin-35

如下，想让clk_[ i ]_status force 为 0，不想一个个写，于是大概想法是这样写的

for （int i = 1；i<20；i++）begin

force $sformatf("hdl_top.U_DUT.u_clk_%0d_status", i ) = 1'b0;
end

结果运行到 force $sformatf 这句就报语法错误，是force 后不能接$sformatf这种字符串处理函数原

dtyuzhou

Gavin-35 发表于 2023-9-27 22:43
改成这种uvm_hdl_force("hdl_top.U_DUT.u_clk_X_status", 1'b0),可循环好像还是不行 (X：0,1,2,....19) ...

这个可以配合sformatf用的

yuanpin318

这个是verilog的force，可以试试uvm_hdl_force

saipolo

$sformatf()函数的返回值是string类型，force一个string？force只能是一个hierarchy的信号。真要用这种方式，就要提升一下姿势水平了，让string的返回值和hierarchy的信号发生关系，使用PLI/VPI来做。当然现在更方便了，用uvm_hdl_force，底层要做的事库已经帮你做了。

gaurson

用宏定义也可以实现传入层次路径尚"_X_"之间的X这个数值的。

iNostory

可以使用宏定义

yuanpin318

不过uvm_hdl_force只支持Verilog RTL。如果是VHDL，我只会调用simulator提供的系统函数。
各位，对VHDL的signal，有什么好的force的方法吗？

Gavin-35

gaurson 发表于 2023-9-8 17:51
用宏定义也可以实现传入层次路径尚"_X_"之间的X这个数值的。

宏定义确实可以，和uvm_hdl_force ,但一个问题是 _X_这种宏定义不能传入循环变量，还是实现不了循环呀

Gavin-35

改成这种uvm_hdl_force("hdl_top.U_DUT.u_clk_X_status", 1'b0),可循环好像还是不行 (X：0,1,2,....19)

gaurson

你把循环的完整代码放上来。