在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 767|回复: 2

[求助] SPI输出接口(时钟、数据都有)怎么加DC约束呢?

[复制链接]
发表于 2023-9-1 17:34:17 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 karyen 于 2023-9-1 17:36 编辑

输出有个SPI接口,输出时钟信号SPI_CLK和数据信号SPI_MOSI、SPI_SS,既输出时钟又输出数据,该怎么加约束呢?如果只设置max_delay,则无法保证data相对于spi_clk的setup时间,是还需要加set_data_check命令吗?
set_max_delay和set_data_check的数值设置多少合适呢?

波形上看,spi的时钟很慢,可能只有几兆,比core的时钟慢很多,是不是直接false_path也行啊?

请教各位大神,项目里一般怎么约束啊?
发表于 2023-9-6 09:56:53 | 显示全部楼层
这个不能设置output delay吗?为啥要设置max delay
发表于 2024-5-28 17:55:48 | 显示全部楼层
假如是master设备,SCLK是kernal clock时钟域的寄存器输出,因此需要被看作数据,约束output delay。
假如是slave设备,那就取决于你怎么用,如果直接当时钟,那就约成时钟,如果和master类似,还是同步到kernal 时钟域再使用,就约束input delay
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-15 02:11 , Processed in 0.014840 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表