SPI输出接口（时钟、数据都有）怎么加DC约束呢？

karyen · 发表于 2023-9-1 17:34:17

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本帖最后由 karyen 于 2023-9-1 17:36 编辑

输出有个SPI接口，输出时钟信号SPI_CLK和数据信号SPI_MOSI、SPI_SS，既输出时钟又输出数据，该怎么加约束呢？如果只设置max_delay，则无法保证data相对于spi_clk的setup时间，是还需要加set_data_check命令吗？
set_max_delay和set_data_check的数值设置多少合适呢？

波形上看，spi的时钟很慢，可能只有几兆，比core的时钟慢很多，是不是直接false_path也行啊？

请教各位大神，项目里一般怎么约束啊？

莫名晴天 · 发表于 2023-9-6 09:56:53

这个不能设置output delay吗？为啥要设置max delay

w8911265 · 发表于 2024-5-28 17:55:48

假如是master设备，SCLK是kernal clock时钟域的寄存器输出，因此需要被看作数据，约束output delay。
假如是slave设备，那就取决于你怎么用，如果直接当时钟，那就约成时钟，如果和master类似，还是同步到kernal 时钟域再使用，就约束input delay

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