加入冗余后怎么测试ADC的性能

chasefeng · 发表于 2023-5-16 11:01:30

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最近在做一个ADC加入冗余后电容为
64 32 16 16 8 4 2 1 1
看别人的计算冗余后的输出是直接
64D1+32D2+16D3+16(D3-0.5)+....
但是在改变最高位电容的底板电压之前不是还比较了一个符号位D0吗，这个符号位怎么不算了？
另外，我用了verilog-a写的理想的dac来进行测试输出结果发现ENOB性能很差，请问加入冗余之后的dac的verilog-a代码应该怎么写比较合适。

我的verilog-a代码大致内容是这样的

Analog begin

out_scaled = 0;

out_scaled = out_scaled + ((V(vd10) > vtrans) ? 128 : 0);

out_scaled = out_scaled + ((V(vd19) > vtrans) ? 64 : 0);

........

out_scaled = out_scaled + ((V(vd7) > vtrans) ? 16 : 0);

out_scaled = out_scaled + ((V(vd6) > vtrans) ? 8 : -8);

out_scaled = out_scaled + ((V(vd5) > vtrans) ? 8 : 0);

........