MOS管的leakage简要分析

理行亿

待机状态下，晶体管的漏电分析

  一个理想的MOS晶体管不应该有任何电流流入衬底或者阱中，当晶体管关闭的时候D\S之间不应该存在任何的电流。但是，现实中MOS却存在各种不同的漏电流。漏电流一方面严重减小了低功耗设备的电池使用寿命，另一方面在某些s&h电路中，极大的限制了信号保持时间。文本对MOS中存在的泄露电流和一些减小泄露的方法做一个学习归纳。

（1） 反偏结泄漏电流，junctionleakage（Ijunction）

（2） 栅致漏极泄露电流，gateinduced drain leakage (GIDL，IGIDL)

（3） 栅极直接隧穿电流，gate direct tunneling leakage（IG）

（4） 亚阈值泄露电流，Subthreshold(weak inversion) leakage (ISUB)

1、junctionleakage（Ijunction）:

  结漏泄漏电流为：当晶体管关断时，通过反偏二极管从源极或漏极到衬底或者阱到衬底；这种反偏结泄露电流主要由两部分组成：（1）由耗尽区边缘的扩散和漂移电流产生；（2）由耗尽区中的产生的电子-空穴对形成；

对于重掺杂的PN区，还会有带间隧穿（BTBT）现象贡献的泄漏电流。源漏二极管和阱二极管的结反向偏置泄漏电流分量相对于其他三个泄漏分量通常可以忽略不计。

2、gateinduced drain leakage (GIDL，IGIDL)

  栅致漏极泄露电流是由MOS晶体管漏极结中的高场效应引起的。由于G与D重叠区域之间存在大电场而发生隧穿并产生电子-空穴对，其中包含雪崩隧穿和BTBT隧穿。由于电子被扫入阱中，空穴积累在漏中形成IGIDL。栅漏重叠区域下的强电场导致了深度耗尽区以及是的漏极和阱交界处耗尽层变薄，因而有效形成漏极到阱的电流IGIDL。IGIDL与VDG有关。IGIDL在NMOS中比在PMOS中还要大两个数量级。

3、gate directtunneling leakage（IG）

  栅极泄露电流是有栅极上的电荷隧穿过栅氧化层进入阱（衬底）中形成。一般栅氧化层厚度为3-4nm，由于在氧化物层上施加高电场，电子通过Fowler-Nordheim隧道进入氧化物层的导带而产生的IG。随着晶体管长度和电源电压的减小，栅极氧化物的厚度也必须减小以维持对沟道区域的有效栅极控制。不幸的是，由于电子的直接隧穿会导致栅极泄漏呈指数级增加。目前，有种方法能在克服栅极漏电流的同时保持对栅极进行良好的控制，就是采用诸如TiO2和Ta2O5的高K介电材料替代SiO2做栅极绝缘体介质层。

4、Subthreshold(weak inversion) leakage (ISUB)

  亚阈值泄漏电流是指沟道处于弱反型状态下的源漏电流，是由器件沟道中少数载流子的扩散电流引起的。当栅源电压低于Vth时，器件不是马上关闭的，晶体管事实上是进入了“亚阈值区”，在这种情况下，IDS成了VGS的指数函数。在目前的CMOS技术中，亚阈值泄漏电ISUB比其他泄漏电流分量大得多。这主要是因为现代CMOS器件中的VT相对较低。ISUB通过使用以下公式计算：

Quinlan

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贾郑和

这个图不错，有出处吗

pretty_hh

好帖赞一个！！

心xx

学习一下

理行亿

贾郑和 发表于 2023-5-14 09:30
这个图不错，有出处吗

泄露示意图是自己总结用PPT画的，泄露电流数据来源于Digitally Controlled Leakage-Based Oscillator and Fast Relocking MDLL for Ultra Low Power Sensor Platform

foggg

学习学习

理行亿

贾郑和 发表于 2023-5-14 09:30
这个图不错，有出处吗

MOS泄露示意图本人总结用PPT画的，泄漏电流来源于Digitally Controlled Leakage-Based Oscillator and Fast Relocking MDLL for Ultra Low Power Sensor Platform。

yakinlu

好，看看。

yakinlu

理行亿 发表于 2023-5-15 11:15
MOS泄露示意图本人总结用PPT画的，泄漏电流来源于Digitally Controlled Leakage-Based Oscillator and Fa ...

强！！！！！！！！