电源管脚的闩锁效应问题求助

A565417449

    最近看了温德通老师的《CMOS集成电路闩锁效应》一书，收获颇多，但是也有一些问题请教各位大牛：

Q1：单电源域IC在设计之初定义为电源管脚的PAD，与之相连的器件不用考虑和其他器件的latchup间距，那么电源管脚的latchup风险是什么尼？
我的想法：自身的纵向寄生PNP导通?或者其他什么。

Q2：电源管脚与之相连器件不考虑latchup间距的本质是什么？
我的想法：寄生PNPN是依靠等效电阻RN和RP的正反馈电压来触发和维持LUP的，接电源PAD的P+od和N阱之间的接触面积很大，所以等效电阻很小，等效压降很小，寄生PNP也就不容易导通。还有没其他什么，感觉不全面。

Q3：电源管脚做过压测试是为了什么？
我的想法：除了测管脚耐压以外，还有什么用尼。

Q4：在做多电源域的IC时感觉电源管脚很乱，有常在电源，负压电源等；比如在latchup测试规范上已经定义为电源管脚的前提下，这类电源之间（即不同电源域间），需要考虑latchup吗？如果需要，其寄生结构是怎么产生的尼。
我的想法：比如如果是2个5V的电源，猜测是不用考虑的；那如果是一个5V，一个3.3V的电源域尼？好像需要考虑此时nwell到nwell的间距，此时横向NPN是怎么导通的啊，不太理解。

    拜谢！！！

A565417449

Q5：BCD工艺在考虑latchup间距时，低压mos是diff到diff的间距，高压mos是阱到阱的间距，但是对于低压应用的隔离器件，为什么还是diff到diff的间距？
我的想法：带NBL的隔离器件的PNPN结构中的PNP也是横向的，和高压管一样，那不该算阱到阱的间距保险一点吗，此时用diff到diff的间距感觉没有什么意义。或者说我的理解有错，此时PNP是纵向的吗？

powerboy711

我们讨论一下啊，

A5:因为低压NMOS,PMOS器件会存在做在一个隔离里的情况，所以rule是查询DIFF间距，正好是一个完整的NPNP结构；而对于高压器件而言，每个器件的阱都是独立的，而不同PIN接的阱，可以形成NPN,或者PNP,如果寄生的NPN或者PNP的贝塔值较大就会存在风险，不需要完整的SCR结构。
A4:对于不同的电源域，也存在上电快慢先后的问题，所以即使都是5v的不同电源，也要考虑lup，不同电压的也一样考虑。
A3:电源存在浪涌，所以过压测试看看极限VMAX
A2，A1:电源PIN接的器件不需要考虑LUP么？我觉得只有当它是最高电压，或者是最低电压的时候才不用考虑，如果电路中存在chargepump或者其他情况也要考虑的。
另外lup测试里是不是把电源和地都称作电源PIN?

A565417449

那就来谈论下，下面是我的一些理解：
A1：单电源域的IC我很确认电源PAD的器件不考虑latchup间距，如果考虑则设计没办法做了，基本所有的P管都是接电源PAD的；但是并不是代表此电源PAD没有latchup风险；在单电源域IC中，电源管脚的latchup风险来自于寄生PNP和寄生PNPN结构的正反馈效应。电源管脚上的高电压尖峰可能会引发这些结构的触发，导致器件失效或烧毁；


A2：电源管脚要做过压测试，证明他是有latchup风险的，即会有PNPN结构，而拉间距是抑制寄生PNPN最有效的方式，为什么不拉间距尼，暂时没有更多想法；



A3：电源管脚做过压测试肯定是为了触发latchup而不是仅仅测管脚耐压，没有压差无法产生电流，那么寄生PNPN怎么产生的？



A4：在多电源域的IC中，不同电源域间需要考虑latchup的问题，因为不同电源域之间可能存在电位差，当高电压的尖峰信号进入低电压电源域时，可能会在其中形成横向PNP和纵向PNP组成的正反馈回路，引起latchup现象。对于这种情况，需要考虑电源之间的间距，并采用合适的隔离措施来避免latchup现象的发生；
PS：非正常的上电顺序会导致latchup，但是我觉得这与不同电源域的间距无关，因为芯片测试的前提是正常上电；


A5：暂时想不到太多，低压和高压都可以理解，不理解的是带NBL的iso器件，在报latchup错误时，即使他们是2个不同的iso，报的也是diff到diff的间距，我认为该是阱间距；


PS:测试时地不是电源PIN

powerboy711

A565417449 发表于 2023-5-6 14:03
那就来谈论下，下面是我的一些理解：
A1：单电源域的IC我很确认电源PAD的器件不考虑latchup间距，如果考虑 ...

A5:是否因为带NBL的情况，即使是在两个隔离岛里，drc文件也是想找到一个pmos和一个NMOS，然后再判断是否存在lup风险，这个情况就没办法查两个阱的间距，只能是ndiff到n阱或者ndiff到pdiff？

A4:如果不同电源都接正电压，即使值不同，都不会产生latchup吧？我觉肯定得有一个电源为零或者负值才能产生latchup。
A3:A2:不太了解做过压测试的测试条件是怎样的，就是测试的时候芯片是工作状态么？其他PIN怎么接的？
如果单纯对电源管脚加1.5倍电压，也只能测个极限耐压吧？如果芯片是工作状态可能会产生latchup
A1:是的，单电源情况，比如一个非门，自己就可以构成PNPN结构了，但是PMOS和NMOS距离也没要求离的很远，是否当电源是最高压的情况,电源PAD接的器件就不会产生latchup呢？PNPN触发条件不够